改善深沟槽隔离关键尺寸的方法与流程

1.本发明涉及半导体制造领域，特别是涉及一种改善深沟槽隔离关键尺寸的方法。


背景技术：

2.如图1所示，对于背照式cmos图像传感器(bsi，back illuminated cmos image sensor)，深沟槽隔离(deep trench isolation，dti)通过形成栅网格层来隔离像素(pixel)区域，防止像素区域产生电子串扰。而dti的形貌(cd&depth)不但会影响图像传感器的灵敏度，还会影响晶圆的良率。超薄堆栈(ultra thin stacking，uts)产品对dti的形貌格外敏感，其内所具有的dti的沟槽深度为2μm，相比于常规的bsi(dti沟槽深度为0.4μm)工艺难度要大。
3.由于深沟槽刻蚀工艺时间长、刻蚀深度深、刻蚀过程中掩蔽层会由于刻蚀离子的作用受损而发生形貌变化，从而导致刻蚀的关键尺寸(cd)随着时间变化逐渐增大。因此，dti关键尺寸(cd)的大小将直接影响沟槽深度及沟槽的整体形貌。现阶段uts量产中，深沟槽隔离交叉区域的关键尺寸越大越难以通过opc进行修正，从而导致交叉区域沟槽的深度因过深而到达硅衬底，造成wp fail。


技术实现要素：

4.鉴于以上所述现有技术的缺点，本发明的目的在于提供改善深沟槽隔离关键尺寸的方法，用于改善现有的形成栅网结构的深沟槽在交叉区处关键尺寸过大的问题。
5.为实现上述目的及其他相关目的，本发明提供一种改善深沟槽隔离关键尺寸的方法，所述方法包括：
6.提供一掩蔽层版图，所述掩蔽层版图包括至少1个第一深沟槽及至少1个第二深沟槽，所述第一深沟槽沿第一方向延伸，所述第二深沟槽沿第二方向延伸，其中，所述第一深沟槽与所述第二深沟槽交叉设置以形成交叉区；
7.于所述交叉区处形成空白区；
8.利用所述掩蔽层版图对晶圆进行刻蚀以在所述晶圆内形成所述第一深沟槽及所述第二深沟槽。
9.可选地，于所述交叉区形成所述空白区的方法包括：将所述第一深沟槽及/或所述第二深沟槽在所述交叉区处断开连接。
10.可选地，所述第一深沟槽的数目及所述第二深沟槽的数目均为多个，且多个所述第一深沟槽与多个所述第二深沟槽交叉设置以形成栅网结构。
11.可选地，所述第一深沟槽在所述交叉区处断开连接时，所述空白区为所述第一深沟槽的断开处与所述第二深沟槽之间形成的第一隔离区，且所述第一隔离区在所述第一方向上的宽度为50nm～200nm。
12.可选地，在进行刻蚀工艺之前，于所述第一间隔区处形成掩膜层，且所述掩膜层的厚度的取值范围为。
13.可选地，所述第二深沟槽在所述交叉区处断开连接时，所述空白区为所述第二深沟槽的断开处与所述第一深沟槽之间形成第二间隔区，且所述第二间隔区在所述第二方向上的宽度为50nm～200nm。
14.可选地，在进行刻蚀工艺之前，于所述第二间隔区处形成所述掩膜层，且所述掩膜层的厚度的取值范围为。
15.可选地，所述第一深沟槽及所述第二深沟槽在所述交叉区处均断开连接时，所述空白区为所述第一深沟槽与所述第二深沟槽在所述交叉区处形成的断开区。
16.可选地，所述断开区在第一方向上宽度的取值范围及在第二方向上宽度的取值范围均为90nm～200nm。
17.可选地，在进行刻蚀工艺之前，于所述断开区处形成掩膜层，且所述掩膜层的厚度的取值范围为。
18.如上所述，本发明的改善深沟槽隔离关键尺寸的方法，在版图设计时，形成栅网结构的深沟槽在交叉区处不完全连接，而在实际刻蚀时完全打开，通过上述方法可减小深沟槽在交叉区处的关键尺寸(cd)，从而避免深沟槽刻蚀过深，由此提高图像传感器的灵敏度，改善图像的质量。
附图说明
19.图1显示为现有的一种具有深沟槽的掩蔽层版图示意图。
20.图2显示为本发明提供的改善深沟槽关键尺寸的方法的流程图。
21.图3显示为本发明的具有深沟槽的掩蔽层版图示意图。
22.图4显示为本发明的第一种栅网结构的掩蔽层版图示意图。
23.图5显示为本发明的第二种栅网结构的掩蔽层版图示意图。
24.图6显示为本发明的第三种栅网结构的掩蔽层版图示意图。
25.元件标号说明
26.10
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掩蔽层版图
27.11
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第一深沟槽
28.12
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第二深沟槽
29.21
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交叉区
30.22
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空白区
31.3l
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第一间隔区
32.32
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第二间隔区
33.33
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断开区
具体实施方式
34.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
35.请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本
发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
36.本实施例提供一种改善深沟槽关键尺寸的方法，所述方法包括：
37.提供一掩蔽层版图10，所述掩蔽层版图10包括至少1个第一深沟槽11及至少1个第二深沟槽12，所述第一深沟槽11沿第一方向延伸，所述第二深沟槽12沿第二方向延伸，其中，所述第一深沟槽11与所述第二深沟槽12交叉设置以形成交叉区21；
38.于所述交叉区21处形成空白区22；
39.利用所述掩蔽层版图对晶圆进行刻蚀以在所述晶圆内形成所述第一深沟槽11及所述第二深沟槽12。
40.如图3所示，本实施例中所述第一方向与所述第二方向相互垂直，且所述第一方向为坐标x表示的方向，所述第二方向为坐标y表示的方向。
41.具体的，于所述交叉区21形成所述空白区22的方法包括：将所述第一深沟槽11及/或所述第二深沟槽12在所述交叉区21处断开连接。
42.具体的，所述第一深沟槽11的数目及所述第二深沟槽12的数目均为多个，且多个所述第一深沟槽11与多个所述第二深沟槽12交叉设置以形成栅网结构。
43.如图4所示，本实施例中，所述第一深沟槽11及所述第二深沟槽12形成的所述栅网结构以用来隔离图像传感器的像素区域，防止所述像素区域发生电子串扰。
44.作为一示例，所述第一深沟槽11在所述交叉区21处断开连接时，所述空白区22为所述第一深沟槽11的断开处与所述第二深沟槽12之间形成的第一间隔区31，且所述第一间隔区31在所述第一方向上的宽度为50nm～200nm。
45.具体的，在进行刻蚀工艺之前，于所述第一间隔区31处形成掩膜层，且所述掩膜层的厚度的取值范围为。
46.如图4所示，本实施例中，虽然在所述第一间隔区31处形成有所述掩膜层，但在后续刻蚀工艺中，位于其下方的刻蚀材料需要被刻蚀以便于在所述晶圆内形成完整的所述第一深沟槽11，因此，所述掩膜层厚度的受到限制。可选地，本实施例中，所述掩膜层的厚度为一深沟槽11，因此，所述掩膜层厚度的受到限制。可选地，本实施例中，所述掩膜层的厚度为。所述掩膜层的材质为光刻胶。
47.作为另一示例，所述第二深沟槽12在所述交叉区21处断开连接时，所述空白区22为所述第二深沟槽12断开处与所述第一深沟槽11之间形成的第二间隔区32，且所述第二间隔区32在所述第二方向上的宽度为50nm～200nm。
48.具体的，在进行刻蚀工艺之前，于所述第二间隔区32处形成所述掩膜层，且所述掩膜层的厚度的取值范围为。
49.如图5所示，本实施例中，虽然在所述第二间隔区32处形成有所述掩膜层，但在后续刻蚀工艺中，位于其下方的刻蚀材料需要被刻蚀以便于在所述晶圆内形成完整的所述第二深沟槽12，因此，所述掩膜层厚度的受到限制。可选地，本实施例中，所述掩膜层的厚度为二深沟槽12，因此，所述掩膜层厚度的受到限制。可选地，本实施例中，所述掩膜层的厚度为。所述掩膜层的材质为光刻胶。
50.作为第三示例，所述第一深沟槽11及所述第二深沟槽12在所述交叉区21处均断开连接时，所述空白区22为所述第一深沟槽11与所述第二深沟槽12在所述交叉区21处形成断开区33。
51.具体的，所述断开区33在第一方向上宽度的取值范围及在第二方向上宽度的取值范围均为90nm～200nm。本实施例中，所述断开区33的宽度(第一方向上的宽度及第二方向上的宽度)可根据所要形成的所述第一深沟槽11及所述第二深沟槽12的深度来确定。
52.具体的，在进行刻蚀工艺之前，于所述断开区33处形成所述掩膜层，且所述掩膜层的厚度的取值范围为。
53.如图6所示，本实施例中，所述掩膜层的厚度需保证后续刻蚀工艺中所述断开区33被完全打开，也即是位于所述掩膜层下方的刻蚀材料能够被刻蚀以便于在所述晶圆内形成完整的所述第一深沟槽11及所述第二深沟槽12。可选地，本实施例中所述掩膜层的厚度为。所述掩膜层的材质为光刻胶。
54.本实施例通过在交叉区21处形成空白区22(第一间隔区31、第二间隔区32或断开区33)，使得形成的所述第一深沟槽11及所述第二深沟槽12在所述交叉区21处的关键尺寸宽度得到减小，从而避免所述交叉区处的深沟槽刻蚀过深，进而整体提升了wp性能。
55.综上所述，本发明的改善深沟槽隔离关键尺寸的方法，在版图设计时，形成栅网结构的深沟槽在交叉区处不完全连接，而在实际刻蚀时完全打开，通过上述方法可减小深沟槽在交叉区处的关键尺寸(cd)，从而避免深沟槽刻蚀过深，由此提高图像传感器的灵敏度，改善图像的质量。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
56.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。