沟槽型MESFET的制作方法

沟槽型mesfet
技术领域
1.本发明涉及沟槽型mesfet。


背景技术：

2.以往，已知一种在半导体层埋入了栅极电极的沟槽型的ga2o3系mosfet，其(例如，参照专利文献1)。沟槽型的mosfet由于其沟槽栅极结构而具有高的耐压特性。
3.一般来说，在mosfet中，半导体层的电阻与耐压特性存在相关关系。如果使半导体层的电阻增加，则能够提高耐压特性，但另一方面，导通损耗会变大。沟槽型mosfet由于其沟槽栅极结构，不使半导体层的电阻增加就能够提高耐压特性，因此，与平面型的mosfet相比，容易兼顾高耐压和低损耗。
4.现有技术文献
5.专利文献
6.专利文献1：特开2016-15503号公报


技术实现要素：

7.发明要解决的问题
8.然而，如专利文献1所公开的这种沟槽型mosfet不太能够在高的频率下进行动作，无法应用于便携电话的基站设备、无线供电设备等要求高频下的动作的用途。
9.本发明的目的在于，提供一种高耐压并且能进行高频驱动的沟槽型mesfet。
10.用于解决问题的方案
11.为了达到上述目的，本发明的一方面提供下述[1]～[5]的沟槽型mesfet。
[0012]
[1]一种沟槽型mesfet，具备：n型半导体层，其包括ga2o3系单晶，具有在一个面上开口的多个沟槽；第1绝缘体，其埋入于上述多个沟槽各自的底部；栅极电极，其埋入于上述多个沟槽各自的上述第1绝缘体上，在其侧面与上述n型半导体层接触；源极电极，其连接到上述n型半导体层的相邻的上述沟槽之间的台面形状部；第2绝缘体，其埋入于上述多个沟槽各自的上述栅极电极上，将上述栅极电极与上述源极电极绝缘；以及漏极电极，其直接或间接地连接到上述n型半导体层的与上述源极电极相反的一侧。
[0013]
[2]根据上述[1]所述的沟槽型mesfet，其中，上述栅极电极包括nio。
[0014]
[3]根据上述[1]或[2]所述的沟槽型mesfet，其中，上述沟槽的宽度方向的截面中的上述栅极电极的底部的边缘的曲线的顶点处的曲率半径为0.1μm以上。
[0015]
[4]根据上述[1]～[3]中的任意一项所述的沟槽型mesfet，其中，上述n型半导体层中的、上述沟槽的底与上述n型半导体层的底面之间的区域的施主浓度为7
×
10
16
cm-3
以下。
[0016]
[5]根据上述[1]～[4]中的任意一项所述的沟槽型mesfet，其中，上述第1绝缘体的厚度处于50nm以上、300nm以下的范围内。
[0017]
发明效果
[0018]
根据本发明，能够提供一种高耐压并且能进行高频驱动的沟槽型mesfet。
附图说明
[0019]
图1是第1实施方式的沟槽型mesfet的垂直截面图。
[0020]
图2是将沟槽型mesfet的沟槽的底部附近进行了放大的图1的部分放大图。
[0021]
图3是示出将栅极电极的材料设为pt并施加了1.2kv的漏极电压的情况下的实施例1的沟槽型mesfet中的栅极电压与栅极漏电流的关系、以及栅极电压与漏极电流的关系的坐标图。
[0022]
图4是实施例1的pn结二极管的垂直截面图。
[0023]
图5是示出实施例1的pn结二极管的施加电压与电流密度的关系的坐标图。
[0024]
图6是示出将栅极电极13的材料设为nio并施加了1.2kv的漏极电压的情况下的实施例1的沟槽型mesfet中的栅极电压与栅极漏电流的关系、以及栅极电压与漏极电流的关系的坐标图。
[0025]
图7是示出将栅极电极13的材料设为nio并施加了0～1.6v的栅极电压的情况下的实施例1的沟槽型mesfet中的漏极电压与漏极电流的关系的坐标图。
[0026]
图8是示出实施例2的沟槽型mesfet中的栅极电极的曲率半径与沟道层及绝缘体中的点处的电场强度的关系的坐标图。
[0027]
图9是示出实施例3的沟槽型mesfet中的耐压层的施主浓度与耐压层及绝缘体中的点处的电场强度的关系的坐标图。
[0028]
图10是示出实施例4的沟槽型mesfet中的绝缘体的厚度与耐压层及绝缘体中的点处的电场强度的关系的坐标图。
具体实施方式
[0029]
〔实施方式〕
[0030]
(沟槽型mesfet的构成)
[0031]
图1是第1实施方式的沟槽型mesfet(metalsemiconductorfield effecttransistor：金属半导体场效应晶体管)1的垂直截面图。沟槽型mesfet1是具有沟槽栅极结构的纵型的电场效应晶体管。
[0032]
沟槽型mesfet1具备：n型半导体基板10；n型半导体层11，其是层叠到n型半导体基板10的层，具有在其与n型半导体基板10相反的一侧的面19上开口的多个沟槽12；第1绝缘体14，其埋入于多个沟槽12各自的底部；栅极电极13，其埋入于多个沟槽12各自的第1绝缘体14上，在其侧面与n型半导体层11接触；源极电极16，其连接到n型半导体层11的相邻的沟槽12之间的台面形状部18；以及漏极电极17，其形成在n型半导体基板10的与n型半导体层11相反的一侧的面上。
[0033]
在n型半导体层11的台面形状部18，由于形成在n型半导体层11与栅极电极13的界面的肖特基势垒，而会形成耗尽层。在沟槽型mesfet1中，能够通过栅极电压(是施加到栅极电极13的电压，在源极电极16接地的情况下，是施加到源极电极与栅极电极13之间的电压)来控制耗尽层的厚度，由此使台面形状部18中的沟道打开和关闭。
[0034]
沟槽型mesfet1可以是常截止型，也可以是常导通型，但在用作功率器件的情况
下，从安全性的观点出发，通常制造成常截止型。这是为了在由于栅极电路的断线等而栅极变得不可控制时防止源极电极16与漏极电极17导通。
[0035]
在常截止型的沟槽型mesfet1中，在不施加栅极电压的状态下，台面形状部18中的沟道由于耗尽层而处于关闭。然后，通过施加阈值电压以上的栅极电压，耗尽层变薄而沟道打开，从漏极电极17向源极电极16流过电流。
[0036]
n型半导体基板10包括含有作为施主的si、sn等iv族元素的n型的ga2o3系单晶。n型半导体基板10的施主浓度例如为1.0
×
10
18
cm-3
以上且1.0
×
10
20
cm-3
以下。n型半导体基板10的厚度例如为10μm以上且600μm以下。
[0037]
在此，所谓ga2o3系单晶，是指ga2o3单晶或者添加有al、in等元素的ga2o3单晶。例如，可以是作为添加有al和in的ga2o3单晶的(ga
x
alyin
(1-x-y)
)2o3(0《x≤1，0≤y《1，0《x y≤1)单晶。在添加了al的情况下，带隙会变宽，在添加了in的情况下，带隙会变窄。此外，上述的ga2o3单晶例如具有β型的晶体结构。
[0038]
n型半导体基板10的面方位没有特别限定，但优选是构成n型半导体层11的ga2o3系单晶的生长速度变大的(001)面。另外，优选是能够生长表面平坦的ga2o3系单晶膜的(011)面。
[0039]
n型半导体层11包括含有作为施主的si、sn等iv族元素的n型的ga2o3系单晶。n型半导体层11的厚度t例如为1μm以上且500μm以下。
[0040]
n型半导体层11具有：沟道层11b，其供栅极电极13埋入，在施加了栅极电压时会形成沟道；沟道层11b之下的用于保持耐压的耐压层11a；以及接触层11c，其通过离子注入、外延生长等形成于与源极电极16的界面附近，用于使源极电极16与n型半导体层11进行欧姆连接。
[0041]
在此，n型半导体层11中的比沟槽12的底的高度靠下侧(漏极电极17侧)的区域、即沟槽12的底与n型半导体层11的底面20(漏极电极17侧的面)之间的区域是耐压层11a，将其厚度设为t
p
。另外，n型半导体层11中的比沟槽12的底的高度靠上侧(源极电极16侧)的区域是沟道层11b，在沟道层11b的上端附近设置有接触层11c。
[0042]
耐压层11a的施主浓度为决定沟槽型mesfet1的耐压特性的参数之一，当假定ga2o3的绝缘击穿电场强度恒定在8mv/cm时，为了得到耐压600v而优选为3
×
10
17
cm-3
左右以下，为了得到耐压1200v而优选为1.5
×
10
17
cm-3
左右以下，为了得到耐压3300v而优选为5.4
×
10
16
cm-3
左右以下，为了得到耐压6600v而优选为2.7
×
10
16
cm-3
左右以下，为了得到耐压1.2万v而优选为1.5
×
10
16
cm-3
左右以下，为了得到耐压10万v而优选为2
×
10
15
cm-3
左右以下。在要得到比600v低的耐压的情况下或者为了得到比6600v高的耐压，只要分别设定为合适的浓度即可。另外，在ga2o3的最大绝缘击穿电场强度为4mv/cm左右的情况下，上述的浓度分别成为一半的值以下。
[0043]
耐压层11a的厚度t
p
为决定沟槽型mesfet1的耐压特性的参数之一，当假定ga2o3的绝缘击穿电场强度恒定在作为根据带隙的推定值的8mv/cm时，例如，为了得到家电、车载等所使用的耐压600v的性能而至少需要为1～2μm左右以上，为了得到工业装备等所使用的耐压1200v而需要为3μm左右以上，为了得到新干线等大型的运输设备所使用的耐压3300v而需要为8～9μm左右以上，为了得到发电和输电等大功率用途中的耐压6600v而需要为16～17μm左右以上，为了得到中压断路器中的耐压1.2万v而需要为30μm左右以上，为了得到高
压断路器中的耐压10万v而需要为250μm左右以上。
[0044]
此外，目前尚未能实际测量ga2o3的最大绝缘击穿电场强度，假设是已进行的实际测量中的最大值的4mv/cm左右的情况，上述的膜厚要加倍。例如，为了得到耐压10万v，需要为500μm左右。在要得到比600v低的小型家电用的耐压的情况下，厚度t
p
也可以比1μm短，但从制造稳定性方面出发，优选最低也有1μm左右。所以，厚度t
p
优选为1μm以上且500μm以下。
[0045]
沟道层11b的沟道浓度(相邻的2个栅极电极13之间的区域中的施主浓度)和作为台面形状部18的宽度的台面宽度wm为决定沟槽型mesfet1是常截止型还是常导通型的参数之一，在要形成常截止型的情况下，只要使沟道浓度变低，使台面宽度wm变窄即可，在要形成常导通型的情况下，只要使沟道浓度变高，使台面宽度wm变宽即可。
[0046]
在沟槽型mesfet1为常截止型的情况下，为了抑制截止漏电流，例如在栅极电极13的功函数为4.5ev、沟道层11b的沟道浓度为5
×
10
15
cm-3
至1
×
10
16
cm-3
的情况下，台面宽度wm优选为0.4μm以下，在栅极电极13的功函数为5.0ev、沟道层11b的沟道浓度为5
×
10
15
cm-3
以下的情况下，台面宽度wm优选为0.6μm以下，在栅极电极13的功函数为5.0ev、沟道层11b的沟道浓度大于5
×
10
15
cm-3
且为1
×
10
16
cm-3
以下的情况下，台面宽度wm优选为0.4μm以下，在栅极电极13的功函数为5.5至6.5ev、沟道层11b的沟道浓度为5
×
10
15
cm-3
至1
×
10
16
cm-3
的情况下，台面宽度wm优选为0.6μm以下。
[0047]
另外，台面形状的区域的宽度wm越小，就越能够使沟道浓度变高，因此，越能够降低沟道层11b的导通电阻。另一方面，宽度wm越窄，制造难度就越上升，由此会有制造成品率下降的问题。
[0048]
所以，例如在通过使用了一般的步进器的图案化来形成沟槽12的情况下，台面形状的区域的宽度wm优选为0.5μm以上且2μm以下，在通过使用了分辨率更高的eb(electronbeam：电子束)描画的图案化来形成沟槽12的情况下，台面形状的区域的宽度wm优选为0.1μm以上且2μm以下。
[0049]
关于沟槽12的宽度w
t
，由于依赖于曝光装置的分辨率，因此，优选根据所使用的曝光装置的种类，也以与台面形状的区域的宽度wm同样的数值范围来设定。
[0050]
接触层11c的厚度例如为10nm以上且5μm以下。接触层11c的施主浓度比沟道层11b的沟道浓度高，例如为1
×
10
18
cm-3
以上且1
×
10
21
cm-3
以下。
[0051]
栅极电极13包括能够施加不发生栅极漏电的范围的栅极电压使台面形状部18中的沟道打开和关闭的材料。例如，在将nio用作栅极电极13的材料的情况下，在常截止型的沟槽型mesfet1中，施加不发生栅极漏电的范围的栅极电压，能够使大范围的电流从漏极电极17流到源极电极16。
[0052]
绝缘体14埋入到沟槽12的底部，位于栅极电极13与耐压层11a之间。绝缘体15埋入到沟槽12的栅极电极13上，位于栅极电极13与源极电极16之间。绝缘体14和绝缘体15例如包括hfo2或sio2。
[0053]
n型半导体层11例如包括通过hvpe法等形成的外延生长膜。在通过hvpe法形成n型半导体层11的情况下，由于ga2o3系单晶的原料或掺杂物原料使用氯化物气体，因此，n型半导体层11含有来自于ga2o3系单晶的原料或掺杂物原料的cl。
[0054]
在使用hvpe法的情况下，晶体生长速度快，因此，能够实现成膜时间的缩短或成本的降低。这一点在将n型半导体层11形成得厚的情况下是特别有利的。另外，在使用hvpe法
的情况下，能够形成晶体质量好的n型半导体层11，因此能够提高制造成品率。另外，能够形成高纯度的n型半导体层11，因此，能够高精度地控制施主浓度。
[0055]
此外，接触层11c虽然可以在通过外延生长形成的沟道层11b的上部，通过使用离子注入法注入施主来形成，但通过边添加施主杂质的ga2o3系单晶的晶体生长来形成，能够抑制制造成本。
[0056]
源极电极16形成在n型半导体层11的上表面19上，连接到台面形状部18。如图1所示，漏极电极17连接到n型半导体基板10的与n型半导体层11相反的一侧的面，但在沟槽型mesfet1不包含n型半导体基板10的情况下，也可以连接到n型半导体层11的与源极电极16相反的一侧的面。即，漏极电极17直接或间接地连接n型半导体层11的与源极电极16相反的一侧。
[0057]
源极电极16、漏极电极17分别被欧姆连接到n型半导体层11的接触层11c、n型半导体基板10。源极电极16和漏极电极17例如具有ti/au层叠结构。
[0058]
图2是将沟槽型mesfet1的沟槽12的底部附近进行了放大的图1的部分放大图。
[0059]
栅极电极13的底部的边缘(宽度w
t
方向的端部)130的附近的沟道层11b中的点p1处的电场强度、以及绝缘体14的上部的边缘(宽度w
t
方向的端部)上的点p2处的电场强度依赖于图2所示的沟槽12的宽度方向(宽度w
t
的方向)的截面中的、栅极电极13的底部的边缘130的曲线的顶点处的曲率半径r。
[0060]
图2所示的圆c是将沟槽12的宽度方向的截面中的、栅极电极13的底部的边缘130的曲线的顶点附近近似为圆弧时的包含该圆弧的圆，圆c的半径相当于曲率半径r。
[0061]
通过将作为栅极电极13的端部的沟道层11b中的点p1和绝缘体14中的点p2处的电场强度抑制得低，能够抑制超越在沟道层11b与栅极电极13的界面形成的肖特基势垒的栅极漏电。
[0062]
例如，在常截止型的沟槽型mesfet1中，为了防止对源极电极16与漏极电极17之间施加了1200v的电压时的栅极漏电，优选该曲率半径r的值为0.1μm以上。
[0063]
另外，沟槽12的底部的宽度w
t
方向的中心的附近的耐压层11a中的点p3处的电场强度、以及沟槽12的底部的宽度w
t
方向的中心的附近的绝缘体14中的点p4处的电场强度依赖于耐压层11a的施主浓度和绝缘体14的厚度ti。
[0064]
通过将n型半导体层11和绝缘体14中的电场强度特别高的点即耐压层11a中的点p3和绝缘体14中的点p4处的电场强度抑制得低，能够抑制n型半导体层11和绝缘体14中的绝缘击穿。
[0065]
例如，在常截止型的沟槽型mesfet1中，为了防止对源极电极16与漏极电极17之间施加了1200v的电压时的n型半导体层11和绝缘体14的绝缘击穿，优选耐压层11a的施主浓度为7
×
10
16
cm-3
以下，另外，优选绝缘体14的厚度ti处于50nm以上、300nm以下的范围内。
[0066]
绝缘体14和绝缘体15例如通过原子层沉积法(ald)来形成。能够通过绝缘体14的形成条件等来控制绝缘体14的上部的边缘的形状，由此控制栅极电极13的曲率半径r。
[0067]
(实施方式的效果)
[0068]
根据上述实施方式的沟槽型mesfet1，能够通过沟槽结构实现高耐压，通过mesfet结构实现高频驱动。
[0069]
实施例1
[0070]
通过模拟调查了上述实施方式的沟槽型mesfet1的电流-电压特性。在该模拟中，设想材料为ga2o3而将n型半导体层11的电子亲和势设定为3.7ev，并将源极电极16的电位设定为0v。
[0071]
图3是示出设想材料为pt而将栅极电极13的功函数设定为5.0ev并施加了20v的漏极电压的情况下的沟槽型mesfet1中的栅极电压与栅极漏电流的关系、以及栅极电压与漏极电流的关系的坐标图。
[0072]
根据图3，从栅极电压超过了1v的附近起会发生栅极漏电。并且，通过施加不发生栅极漏电的0～1v的栅极电压，会流过大致0～0.8
×
10-6
a的漏极电流。另外，阈值电压(漏极电流开始流动的栅极电压)为0.7v左右。
[0073]
本发明的发明人为了找到作为栅极电极13的材料更为适合的材料而进行了研究，结果发现nio作为栅极电极13的材料是适合的。
[0074]
图4是在上述研究中使用的将p型的nio膜作为p层的pn结二极管50的垂直截面图。pn结二极管50具备：n型ga2o3基板51；n型ga2o3膜52，其形成在n型ga2o3基板51上；p型nio膜53，其形成在n型ga2o3膜52上；阳极电极54，其形成在p型nio膜53上；以及阴极电极55，其形成在n型ga2o3基板51的与n型ga2o3膜52相反的一侧的面上。
[0075]
n型ga2o3膜52与p型nio膜53形成pn结，pn结二极管50利用了该pn结的整流性。
[0076]
在pn结二极管50中，通过对阳极电极54与阴极电极55之间施加正向的电压(阳极电极54侧为正电位)，从n型ga2o3膜52来看的p型nio膜53与n型ga2o3膜52的界面的位垒(potentialbarrier)下降，从阳极电极54向阴极电极55流过电流。
[0077]
n型ga2o3基板51包括含有sn作为施主杂质的n型的ga2o3单晶。n型ga2o3基板51的施主浓度为大致1.0
×
10
18
cm-3
。n型ga2o3基板51的厚度为大致600μm。
[0078]
n型ga2o3膜52包括含有si作为施主杂质的n型的ga2o3单晶。n型ga2o3膜52的施主浓度为6
×
10
16
cm-3
。n型ga2o3膜52的厚度为大致3μm。
[0079]
p型nio膜53包括p型的nio。
[0080]
阳极电极54包括直径为300μm的圆形的ni膜，与p型nio膜53形成欧姆结。
[0081]
阴极电极55包括ti/au膜，与n型ga2o3基板51形成欧姆结。
[0082]
图5是示出pn结二极管50的施加电压与电流密度的关系的坐标图。从图5所示的pn结二极管50的特性来推测，在使用了nio作为沟槽型mesfet1的栅极电极13的材料的情况下，会形成2ev左右的肖特基势垒，由此将nio的功函数推测为5.7ev。
[0083]
图6是示出将栅极电极13的材料设为nio并施加了20v的漏极电压的情况下的沟槽型mesfet1中的栅极电压与栅极漏电流的关系、以及栅极电压与漏极电流的关系的坐标图。
[0084]
根据图6，即使施加至大致1.9v为止的栅极电压，也不会发生栅极漏电。并且，通过施加不发生栅极漏电的0～1.9v的栅极电压，会流过大致0～7
×
10-6
a的漏极电流。另外，阈值电压为0.9v左右。
[0085]
从能够在抑制栅极漏电的发生的同时对栅极电极13施加的栅极电压的上限值、以及能够在抑制栅极漏电的发生的同时流过的漏极电流的范围得以确认，与pt相比，nio作为栅极电极13的材料更为优选。
[0086]
图7是设想材料为nio而将栅极电极13的功函数设定为5.7ev并施加了0～1.6v的栅极电压的情况下的沟槽型mesfet1中的漏极电压与漏极电流的关系的坐标图。根据图7，
得到了规整的电流-电压特性。
[0087]
此外，在本实施例的模拟中，是将n型半导体层11的材料(母晶)设定为ga2o3单晶，但在设定为其它ga2o3系单晶的情况下，也会得到同样的结果。
[0088]
实施例2
[0089]
关于上述实施方式的沟槽型mesfet1，通过模拟调查了沟槽12的宽度方向的截面中的、栅极电极13的底部的边缘130的曲线的顶点处的曲率半径r与沟道层11b中的点p1和绝缘体14中的点p2(参照图2)处的电场强度的关系。
[0090]
在该模拟中，将n型半导体层11的电子亲和势设定为3.7ev，将耐压层11a的厚度t
p
设定为4.3μm，将台面形状部18的宽度wm设定为0.4μm，将沟道层11b的沟道浓度设定为1
×
10
16
cm-3
，将耐压层11a的施主浓度设定为9
×
10
16
cm-3
，将绝缘体14的介电常数设定为22，将绝缘体14的厚度ti设定为0.2μm，将栅极电极13的功函数设定为5.0ev，将源极电极16和栅极电极13的电位设定为0v，将漏极电极17的电位设定为1200v。此外，n型半导体层11的3.7ev这一电子亲和势是设想了材料为ga2o3时的电子亲和势，栅极电极13的5.0ev这一功函数是设想了材料为pt时的功函数，绝缘体14的22这一介电常数是设想了材料为hfo2时的介电常数。
[0091]
图8是示出曲率半径r与沟道层11b中的点p1和绝缘体14中的点p2处的电场强度的关系的坐标图。在下面的表1中，示出图8的标绘点的数值。
[0092]
[表1]
[0093][0094]
为了抑制超越在沟道层11b与栅极电极13的界面形成的肖特基势垒的栅极漏电，优选沟道层11b中的点p1处的电场强度为2.5mv/cm(图8中的虚线)以下，优选绝缘体14中的点p2处的电场强度为5mv/cm(图8中的单点划线)以下。
[0095]
根据图8，满足这些条件的曲率半径r的范围为大致0.1μm以上。所以可以说，在常截止型的沟槽型mesfet1中，为了防止对源极电极16与漏极电极17之间施加了1200v的电压时的栅极漏电，优选栅极电极13的曲率半径r为0.1μm以上。
[0096]
此外，在本实施例的模拟中，是将n型半导体层11的材料(母晶)设定为ga2o3单晶，但在设定为其它ga2o3系单晶的情况下，也会得到同样的结果。另外，是将绝缘体14的材料设定为hfo2，但在设定为sio2的情况下，也会得到同样的结果。
[0097]
实施例3
[0098]
关于上述实施方式的沟槽型mesfet1，通过模拟调查了耐压层11a的施主浓度与耐压层11a中的点p3和绝缘体14中的点p4处的电场强度的关系。
[0099]
在该模拟中，将n型半导体层11的电子亲和势设定为3.7ev，将耐压层11a的厚度t
p
设定为7μm，将台面形状部18的宽度wm设定为0.4μm，将沟道层11b的沟道浓度设定为1
×
10
16
cm-3
，将绝缘体14的介电常数设定为22，将绝缘体14的厚度ti设定为0.2μm，将栅极电极13的功函数设定为5.0ev，将栅极电极13的曲率半径r设定为0.2μm，将源极电极16和栅极电极13的电位设定为0v，将漏极电极17的电位设定为1200v。此外，n型半导体层11的3.7ev这一电子亲和势是设想了材料为ga2o3时的电子亲和势，栅极电极13的5.0ev这一功函数是设想了材料为pt时的功函数，绝缘体14的22这一介电常数是设想了材料为hfo2时的介电常数。
[0100]
图9是示出耐压层11a的施主浓度与耐压层11a中的点p3和绝缘体14中的点p4处的电场强度的关系的坐标图。在下面的表2中，示出图9的标绘点的数值。
[0101]
[表2]
[0102][0103]
为了抑制n型半导体层11和绝缘体14中的绝缘击穿，优选耐压层11a中的点p3处的电场强度为8mv/cm(图9中的虚线)以下，优选绝缘体14中的点p4处的电场强度为5mv/cm(图9中的单点划线)以下。
[0104]
根据图9，满足这些条件的耐压层11a的施主浓度的范围为大致7
×
10
16
cm-3
以下。所以可以说，在常截止型的沟槽型mesfet1中，为了防止对源极电极16与漏极电极17之间施加了1200v的电压时的n型半导体层11和绝缘体14中的绝缘击穿，优选耐压层11a的施主浓度为7
×
10
16
cm-3
以下。
[0105]
此外，在本实施例的模拟中，也是将n型半导体层11的材料(母晶)设定为ga2o3单晶，但在设定为其它ga2o3系单晶的情况下，也会得到同样的结果。另外，是将绝缘体14的材料设定为hfo2，但在设定为sio2的情况下，也会得到同样的结果。
[0106]
实施例4
[0107]
关于上述实施方式的沟槽型mesfet1，通过模拟调查了绝缘体14的厚度ti与耐压层11a中的点p3和绝缘体14中的点p4处的电场强度的关系。
[0108]
在该模拟中，将n型半导体层11的电子亲和势设定为3.7ev，将耐压层11a的厚度t
p
设定为4.4μm，将台面形状部18的宽度wm设定为0.4μm，将沟道层11b的沟道浓度设定为1
×
10
16
cm-3
，将绝缘体14的介电常数设定为22，将栅极电极13的功函数设定为5.0ev，将栅极电极13的曲率半径r设定为0.2μm，将源极电极16和栅极电极13的电位设定为0v，将漏极电极17的电位设定为1200v。此外，n型半导体层11的3.7ev这一电子亲和势是设想了材料为ga2o3时的电子亲和势，栅极电极13的5.0ev这一功函数是设想了材料为pt时的功函数，绝缘体14的22这一介电常数是设想了材料为hfo2时的介电常数。
[0109]
图10是示出绝缘体14的厚度ti与耐压层11a中的点p3和绝缘体14中的点p4处的电场强度的关系的坐标图。在下面的表3中，示出图10的标绘点的数值。
[0110]
[表3]
[0111][0112]
如上所述，为了抑制n型半导体层11与绝缘体14中的绝缘击穿，优选耐压层11a中的点p3处的电场强度为8mv/cm(图10中的虚线)以下，优选绝缘体14中的点p4处的电场强度为5mv/cm(图10中的单点划线)以下。
[0113]
根据图10，满足这些条件的绝缘体14的厚度ti的范围为大致50nm以上、300nm以下。所以可以说，在常截止型的沟槽型mesfet1中，为了抑制对源极电极16与漏极电极17之间施加了1200v的电压时的n型半导体层11和绝缘体14中的绝缘击穿，优选绝缘体14的厚度ti处于50nm以上、300nm以下的范围内。
[0114]
此外，在本实施例的模拟中，是将n型半导体层11的材料(母晶)设定为ga2o3单晶，但在设定为其它ga2o3系单晶的情况下，也会得到同样的结果。另外，是将绝缘体14的材料设定为hfo2，但在设定为sio2的情况下，也会得到同样的结果。
[0115]
以上，说明了本发明的实施方式和实施例，但本发明不限于上述实施方式和实施例，能在不脱离发明的主旨的范围内进行各种变形实施。
[0116]
另外，上述所记载的实施方式和实施例并不限制权利要求书所涉及的发明。另外，应当注意，实施方式和实施例中所说明的特征的所有组合对用于解决发明的问题的方案来说并非都是必须的。
[0117]
工业上的可利用性
[0118]
提供一种高耐压并且能进行高频驱动的沟槽型mesfet。
[0119]
附图标记说明
[0120]1…
沟槽型mesfet，10
…
n型半导体基板，11
…
n型半导体层，11a
…
耐压层，12
…
沟槽，13
…
栅极电极，14
…
绝缘体，16
…
源极电极，17
…
漏极电极，18
…
台面形状部，130
…
边缘，r
…
曲率半径，ti…
厚度。