一种基于FPGA的车控室低延时多画面显示系统的制作方法

一种基于fpga的车控室低延时多画面显示系统
技术领域
1.本发明涉及地铁站视频显示系统领域，特别涉及一种基于fpga的车控室低延时多画面显示系统。


背景技术：

2.目前，随着全国各地地铁建设的飞速发展，地铁不仅为广大市民出行进一步提供了便利，而且带动了整个城市的经济发展。
3.目前地铁视频显示系统应用在车控室非常普遍，车控室工作人员要实时监控查看车上情况和周边环境情况，以便调度工作。车控室工作人员往往要同时查看多个大屏的视频信号，而且实时性要求非常高，要求视频传输处理的延时非常低，方便控制人员快速的掌握车上情况及完成调度指挥工作。
4.而目前市面的音视频系统多数是采用soc的分布式方案，此方案虽然布线灵活，通过千兆以太网、交换机和编解码盒子把视频源和大屏显示互联互通，但是实时性不高，延时基本在90～120ms左右。而本发明的目的是为了解决此痛点，减小视频延时，在视频帧率为60hz情况下把延时控制在33～50ms左右，并且在单屏上可以多画面显示，非常符合车控室低延时多画面显示的需求。


技术实现要素：

5.为了解决现有问题，本发明提供了一种基于fpga的车控室低延时多画面显示系统，具体方案如下：
6.一种基于fpga的车控室低延时多画面显示系统，包括视频源、编码盒、解码盒、千兆网络交换机以及显示屏；
7.所述视频源通过视频线连接所述编码盒；
8.所述编码盒用于将所述视频源采集的视频进行编码和网络封包，并通过所述交换机连接所述解码盒；
9.所述交换机用于所述编码盒和所述解码盒数据包的分发、转发及路由；
10.所述解码盒用于网络解包、视频解码缩放叠加，并通过所述视频线连接显示屏进行视频显示。
11.优选的，所述编码盒包括视频接口芯片一、fpga芯片一以及arm芯片一；
12.所述视频接口芯片一用于接收所述视频源上传的tmds视频数据，并解码转换成lvds视频数据传输给到所述fpga芯片一进行处理；
13.所述fpga芯片一用于完成视频处理、视频编码、网络封包，然后通过rgmii接口和所述交换机内的交换机芯片进行数据交互；
14.所述arm芯片一用于实现控制功能，通过iic总线配置所述视频接口芯片一，并与所述fpga芯片一通过spi总线通信，进行配置参数的接收和状态信息的交互，并把控制数据通过所述rgmii接口和所述交换机芯片进行数据交互。
15.优选的，所述fpga芯片一包括lvds解包模块、spi通信模块一、延时控制模块一、编码压缩encode模块、以太网数据封包模块以及ddr控制器ip一；
16.所述lvds解包模块用于通过lvds视频接口接收所述视频接口芯片上传的tmds视频数据，并把所述tmds视频数据解包重排序成lvds视频数据，并上传至所述延时控制模块一进行处理；
17.所述spi通信模块一用于与所述lvds解包模块、所述延时控制模块一、所述编码压缩encode模块以及所述以太网数据封包模块进行参数配置和状态信息的交互，并通过spi总线与所述arm芯片一通信；
18.所述延时控制模块一分别与所述编码压缩encode模块和所述ddr控制器ip一进行数据交互，所述延时控制模块用于通过计算已经写入到所述ddr控制器ip一的视频数据的量来判断是否启动所述编码压缩encode模块来从所述ddr控制器ip一中获取视频数据并开始视频编码，t1时刻开始写入视频数据到所述ddr控制器ip一，在t2时刻开始启动所述编码压缩encode模块来进行数据编码压缩，t＝t2-t1，t小于一帧的视频时间，且t2的时间可动态调节；
19.所述编码压缩encode模块采用h.264/265标准实现视频数据的编码压缩，并把压缩后的码流上传至所述以太网数据封包模块进行处理；
20.所述以太网数据封包模块用于将压缩后的码流通过以太网数据格式封包，并通过所述rgmii接口发送给所述交换机芯片。
21.优选的，所述解码盒包括fpga芯片二、视频接口芯片二以及arm芯片二；
22.所述fpga芯片二用于完成视频处理，实现网络数据解包、视频解码decode、视频叠加、lvds输出到接口芯片；
23.所述视频接口芯片二用于接收所述fpga芯片二上传的lvds视频数据，并把lvds视频数据编码成tmds视频数据输出到显示屏上显示；
24.所述arm芯片二用于实现控制功能，通过iic总线连通所述视频接口芯片二；并与所述fpga芯片二通过spi总线通信进行参数配置，状态读取；并把控制数据通过rgmii接口与所述交换机芯片进行数据交互。
25.优选的，所述fpga芯片二包括以太网数据解包模块、spi通信模块二、lvds封包模块、解码decode模块、延时控制模块二、scaler缩放模块、视频叠加模块、视频时序产生模块以及ddr控制器ip二；
26.所述以太网数据解包模块用于通过rgmii接口接收所述编码盒通过交换机上传的码流，把码流解包后上传所述解码decode模块进行处理；
27.所述spi通信模块二用于通过spi总线与所述arm芯片二进行通信，并分别与所述太网数据解包模块、所述lvds封包模块、所述解码decode模块、所述延时控制模块二、所述scaler缩放模块、所述视频时序产生模块以及视频叠加模块进行参数配置和状态信息的交互；
28.所述解码decode模块采用h.264/265标准实现视频的解码，并把解码后的视频数据写入所述ddr控制器ip二进行存储；
29.所述延时控制模块二分别与所述解码decode模块、所述ddr控制器ip二以及所述scaler缩放模块进行数据交互，所述延时控制模块二用于通过计算写入已经解码后的视频
数据到所述ddr控制器ip二的量，来判断是否启动所述scaler缩放模块从所述ddr控制器ip二中获取视频数据并开始进行视频缩放，t1时刻开始写入数据到所述ddr控制器ip二，在t2时刻开始启动所述scaler缩放模块进行数据缩放处理，t＝t2-t1，t小于一帧的视频时间，且t2的时间可动态调节；
30.所述scaler缩放模块用于根据所述arm芯片二上传的视频显示配置要求进行视频大小的缩小与放大，并将处理后的视频数据上传到所述视频叠加模块；
31.所述视频时序产生模块用于根据所述arm芯片二上传的参数配置要求产生输出视频的分辨率大小，并上传至所述视频叠加模块；
32.所述视频叠加模块接收所述arm芯片二、所述视频时序产生模块和所述scaler缩放模块上传的信息，并根据视频时序和配置参数，把解码后的视频根据叠加位置和视频大小进行多画面叠加；
33.所述lvds封包模块用于接收视频叠加模块处理后的视频数据，并重新封包成lvds格式，上传所述视频接口芯片二输出显示。
34.本发明的有益效果在于：
35.本发明的视频处理系统大大降低了视频的延时，增强产品的功能和竞争力，充分利用fpga芯片并行处理优势和可编程优势，大大提高了产品性能，可以实现定制化产品功能，丰富了产品功能，提高产品竞争力。
附图说明
36.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
37.图1为本发明的系统原理框图；
38.图2为编码盒原理框图；
39.图3为编码盒中fpga芯片一的原理框图；
40.图4为encode低延时框图；
41.图5为解码盒原理框图；
42.图6为解码盒中fpga芯片二的原理框图；
43.图7为decode低延时框图。
具体实施方式
44.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
45.如图1，一种基于fpga的车控室低延时多画面显示系统，包括视频源、编码盒、解码盒、千兆网络交换机以及显示屏；视频源通过视频线连接编码盒；编码盒用于将视频源采集的视频进行编码和网络封包，并通过交换机连接解码盒；交换机用于编码盒和解码盒数据
包的分发、转发及路由；解码盒用于网络解包、视频解码缩放叠加，并通过视频线连接显示屏进行视频显示。
46.如图2，编码盒包括视频接口芯片一、fpga芯片一以及arm芯片一；视频接口芯片一用于接收视频源上传的tmds视频数据，并解码转换成lvds视频数据传输给到fpga芯片一进行处理；fpga芯片一用于完成视频处理、视频编码、网络封包，然后通过rgmii接口和交换机内的交换机芯片进行数据交互；arm芯片一用于实现控制功能，通过iic总线配置视频接口芯片一，并与fpga芯片一通过spi总线通信，进行配置参数的接收和状态信息的交互，并把控制数据通过rgmii接口和交换机芯片进行数据交互。
47.如图3，fpga芯片一包括lvds解包模块、spi通信模块一、延时控制模块一、编码压缩encode模块、以太网数据封包模块以及ddr控制器ip一。lvds解包模块用于通过lvds视频接口接收视频接口芯片上传的tmds视频数据，并把tmds视频数据解包重排序成lvds视频数据，并上传至延时控制模块一进行处理。spi通信模块一用于与lvds解包模块、延时控制模块一、编码压缩encode模块以及以太网数据封包模块进行参数配置和状态信息的交互，并通过spi总线与arm芯片一通信。延时控制模块一分别与编码压缩encode模块和ddr控制器ip一进行数据交互，延时控制模块用于通过计算已经写入到ddr控制器ip一的视频数据的量来判断是否启动编码压缩encode模块来从ddr控制器ip一中获取视频数据并开始视频编码，如图4，t1时刻开始写入视频数据到ddr控制器ip一，在t2时刻开始启动编码压缩encode模块来进行数据编码压缩，t＝t2-t1，t小于一帧的视频时间，且t2的时间可动态调节。编码压缩encode模块采用h.264/265标准实现视频数据的编码压缩，并把压缩后的码流上传至以太网数据封包模块进行处理。以太网数据封包模块用于将压缩后的码流通过以太网数据格式封包，并通过rgmii接口发送给交换机芯片。
48.如图5，解码盒包括fpga芯片二、视频接口芯片二以及arm芯片二；fpga芯片二用于完成视频处理，实现网络数据解包、视频解码decode、视频叠加、lvds输出到接口芯片。视频接口芯片二用于接收fpga芯片二上传的lvds视频数据，并把lvds视频数据编码成tmds视频数据输出到显示屏上显示。arm芯片二用于实现控制功能，通过iic总线连通视频接口芯片二；并与fpga芯片二通过spi总线通信进行参数配置，状态读取；并把控制数据通过rgmii接口与交换机芯片进行数据交互。
49.如图6，fpga芯片二包括以太网数据解包模块、spi通信模块二、lvds封包模块、解码decode模块、延时控制模块二、scaler缩放模块、视频叠加模块、视频时序产生模块以及ddr控制器ip二。以太网数据解包模块用于通过rgmii接口接收编码盒通过交换机上传的码流，把码流解包后上传解码decode模块进行处理。spi通信模块二用于通过spi总线与arm芯片二进行通信，并分别与太网数据解包模块、lvds封包模块、解码decode模块、延时控制模块二、scaler缩放模块、视频时序产生模块以及视频叠加模块进行参数配置和状态信息的交互。解码decode模块采用h.264/265标准实现视频的解码，并把解码后的视频数据写入ddr控制器ip二进行存储。延时控制模块二分别与解码decode模块、ddr控制器ip二以及scaler缩放模块进行数据交互，延时控制模块二用于通过计算写入已经解码后的视频数据到ddr控制器ip二的量，来判断是否启动scaler缩放模块从ddr控制器ip二中获取视频数据并开始进行视频缩放，如图7，t1时刻开始写入数据到ddr控制器ip二，在t2时刻开始启动scaler缩放模块进行数据缩放处理，t＝t2-t1，t小于一帧的视频时间，且t2的时间可动态
调节。scaler缩放模块用于根据arm芯片二上传的视频显示配置要求进行视频大小的缩小与放大，并将处理后的视频数据上传到视频叠加模块。视频时序产生模块用于根据arm芯片二上传的参数配置要求产生输出视频的分辨率大小，并上传至视频叠加模块。视频叠加模块接收arm芯片二、视频时序产生模块和scaler缩放模块上传的信息，并根据视频时序和配置参数，把解码后的视频根据叠加位置和视频大小进行多画面叠加。lvds封包模块用于接收视频叠加模块处理后的视频数据，并重新封包成lvds格式，上传视频接口芯片二输出显示。
50.本发明的视频处理系统大大降低了视频的延时，增强产品的功能和竞争力，充分利用fpga芯片并行处理优势和可编程优势，大大提高了产品性能，可以实现定制化产品功能，丰富了产品功能，提高产品竞争力。
51.尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。