用于多平面读取操作的功率管理的制作方法

用于多平面读取操作的功率管理


背景技术：

1.本技术涉及存储器设备的操作。
2.半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。
3.电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3d)堆叠的存储器结构中，或者被水平布置在二维(2d)存储器结构中。3d存储器结构的一个示例是位成本可扩展(bics)体系结构，该体系结构包括交替的导电层和介电层的堆叠。
4.存储器设备包括存储器单元，这些存储器单元可被串联布置成nand串(例如，nand链)，例如，其中选择栅极晶体管设置在nand串的末端以选择性地将nand串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。
附图说明
5.图1a是示例存储器设备的框图。
6.图1b示出了图1a的温度感测电路116的示例。
7.图2是示出图1a的感测块51的一个实施方案的框图。
8.图3示出了图1a的用于将电压提供给平面中的存储器单元块的功率控制电路115的示例性具体实施。
9.图4是与图1a一致的示例性存储器管芯400的透视图，其中存储器单元块设置在相应平面p0-p3中，并且元块410包括块b0-0至b3-0。
10.图5示出了图1a的存储器结构126中的示例性晶体管520。
11.图6a示出了图4的块b0-0的包括nand串700n和710n的一部分的示例性剖视图。
12.图6b示出了图6a的堆叠的区域622的近距离视图。
13.图7a描绘了与图4和图6a一致的块b0-0中的nand串的示例性视图。
14.图7b示出了连接到图7a的子块sb0中的wl3的存储器单元的示例性视图，其具有相应的nand串、位线和感测电路。
15.图7c示出了图7a和图7b的nand串700n的示例性视图，其示出读取操作期间的沟道700a的过驱动电压，其中wln＝wl3为选定字线。
16.图8a示出了可由控制电路结合减少电流消耗的读取操作来执行的不同过程。
17.图8b示出了与图8a一致的示例性读取过程。
18.图8c示出了与图8a一致的另一个示例性读取过程。
19.图8d示出了与图8a步骤809一致的示例性编程操作。
20.图8e示出了用于结合图8a至图8d使用的由图1a的ram 122b维护的示例性表119。
21.图9a示出了相应块组b0-0至b0-3的第一示例性配置，其中块具有相同边界字线并且共同读取通过电压vread_up_base被施加到未编程字线。
22.图9b示出了相应块组b0-0至b0-3的第二示例性配置，其中块b0-0具有比块b1-0至b3-0更高的边界字线，并且较低读取通过电压vread_up_l1被施加到b1-0至b3-0的未编程字线。
23.图9c示出了相应块组b0-0至b0-3的第三示例性配置，其中块b0-0和b1-0具有比块b2-0和b3-0更高的边界字线，并且较低读取通过电压vread_up_l2被施加到b2-0和b3-0的未编程字线。
24.图9d示出了相应块组b0-0至b0-3的第四示例性配置，其中块b0-0至b2-0具有比块b3-0更高的边界字线，并且较低读取通过电压vread_up_l3被施加到b3-0的未编程字线。
25.图10a示出了与图9a至图9d一致的作为较少编程块的数量的函数的未编程字线的读取通过电压的曲线图，其中当较少编程块的数量较大时，读取通过电压较低。
26.图10b示出了与图9a至图9d一致的作为wln位置的函数的未编程字线的读取通过电压的曲线图，其中当wln位置较接近最后编程的字线时，读取通过电压较高。
27.图11a示出了具有每单元一位和两种数据状态的一组存储器单元的示例性vth分布。
28.图11b示出了具有每单元三位和八种数据状态的一组存储器单元的示例性vth分布。
29.图12a示出了与图8d和图11b一致的在编程操作中使用的示例性电压信号。
30.图12b示出了在图12a的不同编程循环中使用的验证电压的示例。
31.图13示出了与图12a一致的用于执行编程操作的示例性电压信号。
32.图14a示出了与图8a至图8c和图11b一致的用于对中间页数据执行读取操作的示例性电压信号(曲线1400至1404)。
33.图14b示出了与图8a至图8c和图11b一致的用于对下页数据执行读取操作的示例性电压信号。
34.图14c示出了与图8a至图8c和图11b一致的用于对上页数据执行读取操作的示例性电压信号。
35.图14d示出了与图8a至图8c和图11a一致的用于对一页数据执行读取操作的示例性电压信号。
具体实施方式
36.本发明描述了用于在执行多平面读取操作时管理功率消耗的装置和技术。
37.在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的nand串中。每个nand串包括：一个或多个漏极端选择栅极晶体管(称为sgd晶体管)之间串联连接的多个存储器单元，其位于nand串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为sgs晶体管)，其位于nand串或其他存储器串或连接的存储器单元组的连接到源极线的源极端上。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。
38.在3d存储器结构中，存储器单元可被布置以堆叠的垂直nand串，其中该堆叠包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个nand串可具有与字线
相交以形成存储器单元的柱的形状。在2d存储器结构中，存储器单元可布置在基板上的水平nand串中。
39.在一些情况下，存储器单元块布置在一个或多个管芯上的基板上的不同平面中，诸如图4所示。此外，可将不同平面中的块分组成元块并在多平面读取操作中同时读取。元块形成可由主机设备读取的数据单元。多平面读取操作可涉及所有平面中的相应块(在这种情况下，其为全平面读取操作)或少于所有平面中的相应块。此外，元块可包括在每个平面中具有相同相对位置的块，诸如图4中的元块410，其包括每个平面中的第一块，例如b0-0至b3-0。或者，元块可包括在其平面中具有不同相对位置的块。例如，在图4中，元块可分别包括b0-0(p0中的第一块)和b1-1至b3-1(p1-p3中的第二块)。
40.然而，多平面读取操作可能会消耗显著量的电流。具体地，已观察到，当读取操作发生在以不同量部分编程的块中时，电流消耗增加。平均和峰值电流消耗均应保持在规定的限度内。应限制平均电流消耗以优化存储器设备的电池的使用寿命，并且应限制峰值电流消耗以避免存储器设备由于电压下降而发生故障。
41.本文提供的技术解决了上述及其他问题。在一个方面，当在存储器设备的控制电路处接收到多平面读取命令时，控制电路确定由读取命令识别的块被完全编程还是部分编程。如果其被完全编程，则在将共同读取通过电压施加到相应块的已擦除(未编程)字线时，对每个块中的选定字线同时执行读取命令。如果相应块并非全部被完全编程，则控制电路确定每个相应块中的边界字线，即，最后编程的字线。如果每个相应块中的边界字线相等，则在将共同读取通过电压施加到相应块的未编程字线的时，对每个块中的选定字线同时执行读取命令。如果每个相应块中的边界字线不相等，则在将基础读取通过电压施加到一个或多个较高编程的块的未编程字线并且将较低读取通过电压施加到一个或多个较低编程的块的未编程字线时，对每个块中的选定字线同时执行读取命令。
42.当较少编程块的数量较大时，较低读取通过电压可较低。通过减小读取通过电压，存储器单元的电压过驱动减小，使得电流消耗减少。
43.在另一方面，如果相应块并非全部被完全编程并且每个相应块中的边界字线不相等，那么全平面读取命令被一个或多个替代读取命令替换。例如，较高编程的块可以在单平面读取操作中由自身读取，而其他相应块是不活动的，因此不消耗电流。在另一种方法中，在可在不同时间开始以减小电流的独立读取操作中读取相应块。独立读取操作可在时间上部分重叠或不重叠。
44.在另一方面，当存储器设备通电时并且在接收到读取命令之前，初始确定相应块是否被完全编程，并且如果其未被完全编程，则确定其边界字线。多平面预获取操作可使用该信息来避免读取其中边界字线不相等的块以减少电流消耗。
45.这些和其他特征将在下文进一步讨论。
46.图1a是示例性存储设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108或芯片包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读/写电路128包括多个感测块51、52、......、53(感测电路)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与
存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。
47.存储器结构可以为2d存储器结构或3d存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3d阵列。存储器结构可包括单体3d存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。
48.控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机、片上地址解码器114、功率控制模块115(功率控制电路)、温度感测电路116和vread设置电路117。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。
49.片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。功率控制模块115在存储器操作期间控制提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、sgs和sgd晶体管和源极线的驱动器。还可参见图3。在一种方法中，感测块可包括位线驱动器。温度感测电路116可在存储器设备的使用寿命期间(例如，每分钟)检测存储器设备的温度。vread设置电路117中的vread量值可基于温度进行调节。例如，随着温度升高，vread可减小，因为nand串沟道中的电流较大。一般来讲，温度感测电路被配置为提供温度指示，以用于在温度相对较高时将较低读取通过电压设置为相对较低。vread设置电路117可在读取操作期间设置读取通过电压(vread)。例如，参见图9a至图10b。
50.温度感测电路的示例具体实施参见图1b。电路116和117可包括用于执行本文所述的过程的硬件、软件和/或固件。
51.在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块115、温度感测电路116、vread设置电路117、感测块51、52...53、读/写电路128、控制器122等中的任一者或它们的组合。
52.片外控制器122(在一个实施方案中是电路)可包括处理器122e、存储器诸如rom 122a和ram 122b以及纠错码(ecc)引擎245。ecc引擎可以纠正许多读取错误。ram 122b可为dram，其包括用于未提交数据的存储位置122c。在编程期间，要编程的数据的副本存储在存储位置122c中，直到编程成功完成。响应于成功完成，数据从该存储位置中擦除并提交或释放到存储器单元块。存储位置122c可以存储数据的一个或多个字线。
53.ram 122b还可包括存储关于所用的块的信息(诸如最后编程的字线)的表119。参见图8e。在一种方法中，系统使用两个区来存储关于所用的块的信息。具体地，逻辑到物理(l2p)表(存储在存储器结构126中)和用于开放块的临时表(存储在ram 122b中)。每当系统打开新的块以供使用时，都会将信息写入阵列中的表中，以确保在丢失ram中的数据的情况
下知道在哪里寻找该表。如果系统获得计划了功率循环的指示，则它将把来自ram 122b的所有信息转储到阵列中以将其保持在那里供稍后检索。如果突然切断电源，则系统会丢失信息并且必须例如通过使用其先前保存的列表对开放块执行一些搜索来恢复信息。
54.还可以提供存储器接口122d。与rom、ram和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存i/o等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。
55.控制器122中的存储器诸如rom 122a和ram 122b包括代码诸如一组指令，并且处理器可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的子组126a访问代码，诸如一个或多条字线中的存储器单元的保留区域。
56.例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122e从rom 122a或子组126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到ram 122b中。一旦控制代码被加载到ram中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。
57.控制器例如ram 122b和/或控制电路110可存储指示块中的预期失效位数的参数。这些参数可包括例如存储在存储器单元中的每单元位数、在块或子块中编程的字线的一部分、在块中编程的子块的一部分、用于存储和读取块中的数据的ecc处理的强度、预读取电压脉冲(如果使用的话)的持续时间，以及读取精度，诸如位线或字线电压稳定时间和感测通过次数。
58.一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行用于执行本文所述的功能的指令。
59.在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读设备(ram、rom、闪存存储器、硬盘驱动器、固态存储器)，所述一个或多个处理器可读设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。
60.除nand闪存存储器之外，还可以使用其他类型的非易失性存储器。
61.半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(dram)或静态随机存取存储器(sram)设备；非易失性存储器设备，诸如电阻式随机存取存储器(reram)、相变电阻式随机存取存储器(pcram)、电可擦除可编程只读存储器(eeprom)、闪存存储器(也可以被认为是eeprom的子集)、铁电随机存取存储器(fram)和磁阻随机存取存储器(mram)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以nand配置或nor配置进行配置。
62.该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的
方式，无源半导体存储器元件包括reram设备元件，在一些实施方案中，reram设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括eeprom和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。
63.多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，nand配置中的闪存存储器设备(nand存储器)通常包含串联连接的存储器元件。nand串是包括存储器单元和sg晶体管的一组串联连接的晶体管的示例。
64.nand存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如nor存储器阵列。nand存储器配置和nor存储器配置为示例，并且可以其他方式配置存储器元件。
65.位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2d存储器结构或3d存储器结构。
66.在2d存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2d存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。
67.存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。
68.布置3d存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。
69.作为非限制性示例，3d存储器结构可被垂直地布置为多个2d存储器设备级的堆叠。作为另一个非限制性示例，3d存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2d配置布置，从而导致存储器元件的3d布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3d存储器阵列。
70.以非限制性示例的方式，在3d nand存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成nand串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直nand串。可以设想其他3d配置，其中一些nand串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3d存储器阵列还可以被设计为处于nor配置和处于reram配置。
71.通常，在单体3d存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3d存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3d阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3d存储器阵列的相邻
存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。
72.2d阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3d存储器阵列。此外，多个2d存储器阵列或3d存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。
73.通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。
74.本领域的技术人员将认识到，该技术不限于所描述的2d示例性结构和3d示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。
75.图1b示出了图1a的温度感测电路116的示例。该电路包括pmosfet 131a、131b和134、双极型晶体管133a和133b，以及电阻器r1、r2和r3。i1、i2和i3表示电流。voutput为提供给模数(adc)转换器129的基于温度的输出电压。vbg为与温度无关的电压。电压电平生成电路135使用vbg来设置多个电压电平。例如，可通过电阻分压器电路将基准电压分成若干个电平。
76.adc将voutput与电压电平进行比较，并且选择电压电平中最接近的匹配，并将对应的数字值(vtemp)输出至处理器122e。这是指示存储器设备的温度的数据。在一种方法中，rom熔丝123存储数据，该数据将匹配电压电平与温度相关联。然后，处理器使用温度来设置存储器设备中的基于温度的参数，诸如通过利用比较电路来设置。
77.通过在晶体管131b两端加上基极-发射极电压(vbe)和电阻器r2两端的电压降来获得vbg。双极型晶体管133a具有比晶体管133b更大的面积(因子n)。pmos晶体管131a和131b的尺寸相等，并且以电流镜像配置排列，使得电流i1和i2基本相等。得出vbg＝vbe r2
×
i2且i1＝ve/r1，因此i2＝ve/r1。因此，vbg＝vbe r2
×
kt ln(n)/r1xq，其中t为温度，k为玻尔兹曼常数，并且q为电荷的单位。晶体管134的源极连接至供电电压vdd，并且晶体管的漏极和电阻器r3之间的节点是输出电压voutput。晶体管134的栅极与晶体管131a和131b的栅极连接至相同的端子，并且通过晶体管134的电流对通过晶体管131a和131b的电流进行镜像。
78.图2是示出图1a的感测块51的一个实施方案的框图。单独感测块51被划分为称为感测电路60-63或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，每个感测电路连接到相应的位线和nand串，并且公共管理电路190连接到一组多个(例如，四个或八个)感测电路。组中的每个感测电路经由数据总线176与相关联的管理电路通信。因此，存在与一组存储元件(存储器单元)的感测电路通信的一个或多个管理电路。
79.例如，感测电路60在编程循环期间操作以向未选择的位线提供预充电/编程-抑制
电压或向所选择的位线提供编程-使能电压。还可参见图13中的vbl。未选择的位线连接到未选择的nand串以及其中的未选择的存储器单元。未选择的存储器单元可以是未选择的nand串中的存储器单元，其中存储器单元连接到所选择的或未选择的字线。未选择的存储器单元也可以是所选择的nand串中的存储器单元，其中存储器单元连接到未选择的字线。所选择的位线连接到所选择的nand串以及其中的所选择的存储器单元。
80.感测电路60还在编程循环中的验证测试期间操作以感测存储器单元，从而通过达到分配的数据状态(例如，如其超过分配的数据状态的验证电压的vth所指示)来确定其是否已完成编程。感测电路60还在读取操作期间操作以确定存储器单元已被编程到的数据状态。感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。这指示存储器单元的vth是分别低于还是高于字线电压。
81.感测电路可包括连接到晶体管55(例如，nmos)的选择器56或开关。基于晶体管55的控制栅极58和漏极57处的电压，晶体管可作为通过栅极或位线钳位操作。当控制栅极处的电压充分高于漏极上的电压时，晶体管作为通过栅极操作以将漏极处的电压传递到晶体管的源极59处的位线(bl)。例如，当预充电并抑制未选择的nand串时，可传递诸如1v-2v的编程抑制电压。或者，可传递诸如0v的编程使能电压以允许在所选择的nand串中进行编程。选择器56可将电源电压vdd(例如，3v-4v)传递到晶体管55的控制栅极以使其作为通过栅极操作。
82.当控制栅极处的电压低于漏极上的电压时，晶体管55作为源极跟随器操作以将位线电压设置或钳位在vcg-vth处，其中vcg为控制栅极58上的电压，并且vth(例如，1v)为晶体管55的阈值电压。这假设源极线为0v。该模式可以在感测操作诸如读取和验证操作期间使用。因此，晶体管55基于选择器56输出的电压设置位线电压。例如，选择器56可将vbl_sense vth(例如，1.5v)传递到晶体管55以在位线上提供vbl_sense(例如，0.5v)。vbl选择器173可将相对较高电压诸如vdd传递到漏极57以在感测操作期间提供源极跟随器模式，所述相对较高电压高于晶体管55上的控制栅极电压。
83.vbl选择器173可以传递多个电压信号中的一个电压信号。例如，vbl选择器可在编程循环期间针对未选择的nand串的相应位线传递从初始电压(例如，0v)增加到编程抑制电压例如vbl_unsel(也称为vbl_inh)的编程抑制电压信号。vbl选择器173可在编程循环期间针对所选择的nand串的相应位线传递编程使能电压信号诸如0v。vbl选择器可以分别从图3中的第一电压源、第二电压源和第三电压源340a-440c接收电压信号，并且例如基于来自处理器192的命令选择这些信号中的一个信号。
84.在一种方法中，每个感测电路的选择器56可以与其他感测电路的选择器分开控制。每个感测电路的vbl选择器173也可以与其他感测电路的vbl选择器分开控制。
85.在感测期间，感测节点171被充电直到初始电压vsense_init，诸如3v。然后，感测节点经由晶体管55传递到位线，并且感测节点的衰减量用于确定存储器单元是处于导电状态还是非导电状态。具体地，比较电路175通过在感测时将感测节点电压与跳闸电压进行比较来确定衰减量。如果感测节点电压衰减到低于跳闸电压vtrip，则存储器单元处于导电状态并且其vth等于或低于验证电压。如果感测节点电压未衰减到低于vtrip，则存储器单元处于非导电状态并且其vth高于验证电压。例如，由比较电路175基于存储器单元分别是处于导电状态还是非导电状态而将感测节点锁存器172设置为0或1。感测节点锁存器中的数
据可以是由处理器192读取并用于更新跳闸锁存器174的位。随后，对于下一个编程循环，处理器可以使用跳闸锁存器中的位以及锁存器194-197中的分配的数据状态来确定存储器单元和nand串是被选择用于还是未被选择用于编程循环中的编程，从而将适当的使能或抑制位线电压分别传递到位线。锁存器194-197可被视为数据锁存器或用户数据锁存器，因为它们将待编程的数据存储到存储器单元中。
86.管理电路190包括处理器192、分别用于感测电路60-63的四组示例性数据锁存器194-197、以及耦接在数据锁存器组与数据总线120之间的i/o接口196。可以为每个感测电路提供一组三个数据锁存器，例如，包括单独锁存器ldl、mdl和udl。在一些情况下，可以使用不同数量的数据锁存器。在每单元三位的实施方案中，ldl存储用于下页数据的位，mdl存储用于中间页数据的位，并且udl存储用于上页数据的位。
87.处理器192执行计算，以便确定存储在被感测的存储器单元中的数据并将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读取操作期间存储由处理器192确定的数据位并在编程操作期间存储从数据总线120导入的数据位，这些数据位表示要编程到存储器中的写入数据。i/o接口196在数据锁存器194-197和数据总线120之间提供接口。
88.在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储器单元提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线176从感测电路提供给处理器192。此时，处理器192通过考虑感测电路的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。
89.一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证测试期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的水平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测电路通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。
90.在存储器单元的编程或验证操作期间，要编程的数据(写入数据)存储在来自数据总线120的数据锁存器组194-197中。在重新编程期间，存储器单元的相应的一组数据锁存器可基于编程脉冲量值存储指示何时使存储器单元能够重新编程的数据。
91.在状态机的控制下，编程操作将一系列编程电压脉冲施加到所寻址的存储器单元的控制栅极。每个电压脉冲的幅值可以在处理中从先前编程脉冲逐步增加一个步长，该处理被称为增量步进脉冲编程。每个编程电压之后是验证操作以确定存储器单元是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192将位线设置为编程禁止模式，诸如通过更新其锁存器。即
使将附加的编程脉冲施加到其控制栅极，这也禁止耦接到位线的存储器单元进一步编程。
92.每组数据锁存器194-197可被实现为每个感测电路的数据锁存器的堆叠。在一个实施方案中，每个感测电路60有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为用于数据总线120的串行数据，反之亦然。对应于存储器单元的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读/写电路模块组被调整，使得其数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。
93.数据锁存器指示相关存储器单元何时达到编程操作的某些里程碑。例如，锁存器可识别存储器单元的vth低于特定验证电压。数据锁存器指示存储器单元当前是否存储来自一页数据的一个或多个位。例如，ldl锁存器可以用于存储下页数据。当下页位存储在相关联的存储器单元中时，ldl锁存器被翻转(例如，从0到1)。对于每单元三位，当分别将中间或上页位存储在相关联的存储器单元中时，翻转mdl或udl锁存器。这在相关联的存储器单元完成编程时发生。
94.图3示出了图1a的用于将电压提供给平面中的存储器单元块的功率控制电路115的示例性具体实施。在一种方法中，可针对管芯的每个平面重复所示的电路。在该示例中，存储器结构126包括四个相关块b0-0至b0-3的组310，以及四个相关块b0-4至b0-7的另一组311。块可以在一个或多个平面中。图1a的行解码器124经由传输晶体管322向字线和每个块的选择栅极提供电压。行解码器向传输晶体管提供控制信号，该传输晶体管将块连接到行解码器。在一种方法中，每组块的传输晶体管由公共控制栅极电压控制。因此，一组块的传输晶体管在给定时间全部导通或截止。如果传输晶体管导通，则来自行解码器的电压被提供给相应控制栅极线或字线。如果传输晶体管截止，则行解码器与相应的控制栅极线或字线断开，使得电压在相应的控制栅极线或字线上浮动。
95.例如，控制栅极线312连接到传输晶体管组313、314、315和316，其进而分别连接到控制栅极线b0-4、b0-5、b0-6和b0-7。控制栅极线317连接到传输晶体管组318、319、320和321，其进而分别连接到控制栅极线b0-0、b0-1、b0-2和b0-3。
96.通常，在块中一次在一个选定块上执行编程或读取操作。可以在选定块或子块上执行擦除操作。行解码器可将全局控制线302连接到局部控制线303。控制线表示导电路径。在许多电压驱动器的全局控制线上提供电压。一些电压驱动器可以向连接到全局控制线的开关350提供电压。控制传输晶体管324以将电压从电压驱动器传输到开关350。
97.电压驱动器可包括选定数据字线(wl)驱动器347，该选定数据字线驱动器在编程或读取操作期间在选定数据字线上提供电压。驱动器347可以在编程操作的编程循环期间在wln上提供预充电电压和编程电压。驱动器348可用于未选择的数据字线，并且虚设字线驱动器349和349a可用于分别在图6a中的虚设字线wldd和wlds上提供电压。例如，驱动器348可用于在编程操作的编程循环期间在未选定字线上施加预充电电压和通过电压。还可参见图13中的vwl_unsel。
98.电压驱动器还可包括用于每个子块的单独sgd驱动器。例如，诸如在图7a中，可分别为sb0、sb1、sb2和sb3提供sgd驱动器346、346a、346b和346c。在一个选项中，sgs驱动器345对于块中的不同子块是共同的。
99.包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。
100.阱电压驱动器330经由控制线332向基板中的阱区611b(图6a)提供电压vsl。阱电压驱动器330是源极线驱动器的一个示例，其中阱区611b是源极线，例如，连接到nand串的源极端的导电路径。在一种方法中，阱区611a对于块是共同的。块也共享一组位线342。
101.位线电压驱动器340包括向位线提供电压的电压源。例如，位线电压驱动器可包括被配置为输出编程抑制电压信号的第一电压源340a。该信号从初始电平诸如0v增加到最终峰值电平诸如vbl_unsel，以对相应nand串的沟道进行预充电并防止对nand串中的存储器单元进行编程。
102.位线电压驱动器还可包括被配置为输出编程启用电压信号的第二电压源340b。该信号可具有固定电压诸如0v，该固定电压允许对相应nand串中的选定存储器单元进行编程。位线电压驱动器还可包括被配置为输出固定电压vbl_sense的第三电压源340c，所述固定电压允许对相应nand串中的选定存储器单元进行感测。感测可在读取或验证测试期间进行。电压源340a、340b和340c可以连接到感测电路，并且用于向例如图2的vbl选择器173提供电压。
103.在诸如图4至图7c中示出的堆叠存储器设备中，多组连接的存储器单元可被布置在nand串中，该nand串从基板垂直向上延伸。在一种方法中，每个nand串的底部(或源极端)与基板例如阱区接触，并且每个nand串的顶端(或漏极端)连接到相应的位线。
104.图4是与图1a一致的示例性存储器管芯400的透视图，其中存储器单元块设置在相应平面p0-p3中，并且元块410包括块b0-0至b3-0。存储器管芯包括基板401，其中形成存储器单元块的中间区402、以及其中一个或多个上部金属层被图案化以形成位线的上部区403。平面p0-p3表示形成在基板401中的相应隔离区。此外，标记为b0-0至b0-n-1、b1-0至b1-n-1、b2-0至b2-n-1和b3-0至b3-n-1的n个块的块序列405、415、425和435分别形成在p0-p3中。每个平面可具有相关联的行和列控制电路，诸如图1a的行解码器124、读/写电路128和列解码器132。
105.在一种方法中，可在平面之间共享可位于管芯的外围区域中的控制电路110。每个平面可具有一组单独的位线。
106.通过在多个平面中提供存储器单元块，可以在平面中执行并行操作。此外，元块中的块可以在多平面读取操作中作为数据单元被同时读取。通常，在每个块中读取相同的选定字线和页类型，并且读取操作同时进行。在一些情况下，元块中的块可包含相关数据。元块中的块可被布置在共同管芯上或跨多个管芯延伸。
107.基板201还可以承载块下方的电路，以及一个或多个下部金属层，所述一个或多个下部金属层在导电路径中被图案化以承载电路的信号。
108.在该示例中，存储器单元形成在块中的垂直nand串中。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然示出了四个平面作为示例，但其他示例可使用更少(例如，两个)平面或更多(例如，八个)平面。每个管芯一个平面也是可能的。
109.虽然以上示例涉及具有垂直延伸的nand串的3d存储器设备，但是本文提供的技术
也适用于其中nand串在基板上水平延伸的2d存储器设备。
110.图5示出了图1a的存储器结构126中的示例性晶体管520。晶体管包括控制栅极cg、漏极d、源极s和沟道ch，并且例如可以表示存储器单元或选择栅极晶体管。晶体管的漏极端任选地经由nand串中的一个或多个其他晶体管连接到位线bl，并且晶体管的源极端任选地经由nand串中的一个或多个其他晶体管连接到源极线sl。
111.图6a示出了图4的块b0-0的包括nand串700n和710n的一部分的示例性剖视图。在该示例中，nand串700n和710n在不同的子块中。该块包括交替的导电层(字线层)和介电层的堆叠610。这些层可以是矩形板，其具有z方向上的高度、y方向上的宽度和x方向上的长度。
112.该堆叠被描绘为包括一层但可以可选地包括一层或多层交替的导电层和介电层。堆叠包括一组交替的导电和介电层，其中在制造过程中形成存储器孔。
113.导电层包括sgs、wlds、wl0-wl95、wldd和sgd(0)。wlds和wldd是连接到虚设存储器单元的虚设字线或导电层，其不具有存储用户数据的资格。虚设存储器单元可以具有与数据存储器单元相同的结构，但控制器认为该存储器单元无资格存储包括用户数据的任何类型的数据。可以在存储器单元的nand串的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。wl0-wl95是连接到数据存储器单元的数据字线，其有资格存储用户数据。仅作为示例，堆叠包括九十六个数据字线。dl是示例性介电层。
114.描绘了堆叠的顶部653和底部650。wl95是最顶部的数据字线或导电层，并且wl0是最底部的数据字线或导电层。
115.nand串各自包括存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。例如，在图6b中更详细地示出了堆叠的区622。
116.堆叠在基板611上形成。在一种方法中，阱区611a(还可参见图3)是基板中的n型源极扩散层或阱。阱区与块中的每串存储器单元的源极端接触。在一个可能的具体实施中，n型阱区611a继而在p型阱区611b中形成，该p型阱区继而在n型阱区611c中形成，该n型阱区继而在p型半导体基板611d中形成。在一种方法中，n型源极扩散层可以由平面中的所有块共享，并且形成向块中每个nand串的源极端提供电压的源极线sl。
117.nand串700n在堆叠610的底部616b处具有源极端613，并且在堆叠的顶部616a处具有漏极端615。金属填充的狭缝可以跨堆叠周期性地提供，作为延伸穿过堆叠的局部互连件，诸如以将源极线连接到堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。通孔可以在一端处连接到nand串的漏极端，而在另一端处连接到位线。
118.在一种方法中，存储器单元的块包括交替的控制栅极和介电层的叠堆，并且存储器单元布置在叠堆中的竖直延伸的存储器孔中。
119.在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括sgs、wl和sgd层，并且向上延伸到到电压驱动器的水平路径。
120.图6b示出了图6a的堆叠的区域622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。分别描绘了连接到sgd(0)的sgd晶体管716，连接到wldd的虚设存储器单元715和连接到wl93-wl95的数据存储器单元712-714。
121.可例如使用原子层沉积沿着存储器孔629的侧壁(sw)和/或在每个字线层内沉积多个层。例如，由存储器孔内的材料形成的每个柱685或列可包括阻挡氧化物层663、电荷俘
获层664或膜，诸如氮化硅(si3n4)或其他氮化物、隧道层665(例如，栅极氧化物)、沟道660(例如，包括多晶硅)和电介质核心666(例如，包括二氧化硅)。字线层可包括金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供了控制栅极690-694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成nand串的柱状有源区域(aa)。
122.每个nand串或每组连接的晶体管包括从一个或多个源极端选择栅极晶体管连续延伸到一个或多个漏极端选择栅极晶体管的沟道。例如，沟道700a、710a、720a和730a分别在nand串700n、710n、720n和730n中从每个nand串的源极端到漏极端连续延伸。
123.存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。
124.nand串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，nand串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。
125.当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的vth与存储的电荷量成比例地增加。参见图6c至图6f。在擦除操作期间，电子返回到沟道。
126.虽然以上示例涉及具有垂直延伸的nand串的3d存储器设备，但是本文提供的技术也适用于其中nand串在基板上水平延伸的2d存储器设备。2d和3d nand串都可以具有带有晶界陷阱的多晶硅沟道。而且，这些技术也可以应用于具有其他沟道材料的存储器设备。
127.图7a描绘了与图4和图6a一致的块b0-0中的nand串的示例性视图。nand串以3d配置布置在块的子块中。每个子块包括多个nand串，其中描绘了一个示例nand串。例如，sb0、sb1、sb2和sb3分别包括示例nand串700n、710n、720n和730n。nand串具有与图6a一致的数据字线、虚设字线和选择栅极线。每个子块包括一组nand串，该组nand串在x方向上延伸并且具有公共sgd线或控制栅极层。nand串700n、710n、720n和730n分别位于子块sb0、sb1、sb2和sb3中。可以基于字线编程顺序来进行块的编程。一个选项是在对下一字线的存储器单元编程之前，对位于不同子块中的不同字线部分中的存储器单元进行编程，一次一个子块。例如，这可以涉及在sb0、sb1、sb2和sb2中对wl0编程，然后在sb0、sb1、sb2和sb2中对wl1编程，依此类推。例如，字线编程顺序可从wl0(源极端字线)开始，并且在wl95(漏极端字线)结束。
128.nand串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。附加地，nand串700n包括sgs晶体管701、虚设存储器单元702、数据存储器单元703-714、虚设存储器单元715和sgd晶体管716。nand串710n包括sgs晶体管721、虚设存储器单元722、数据存储器单元723-734、虚设存储器单元735和sgd晶体管736。nand串720n包括sgs晶体管741、虚设存储器单元742、数据存储器单元743-754、虚设存储器单元755和sgd晶体管756。nand串730n包括sgs晶体管761、虚设存储器单元762、数据存储器单元763-774、虚设存储器单元775和sgd晶体管776。
129.该示例描绘了每个nand串的漏极端处的一个sgd晶体管，以及每个nand串的源极端处的一个sgs晶体管。在一种方法中，sb0、sb1、sb2和sb3中的sgd晶体管可以分别由单独的控制线sgd(0)、sgd(1)、sgd(2)和sgd(3)驱动。在另一种方法中，可以在nand串中提供多个sgd和/或sgs晶体管。
130.在擦除操作中擦除存储器单元块之后，可进行编程，其中根据字线编程顺序对存储器单元进行编程。例如，编程可从块的源极侧的字线开始，并前进到块的漏极侧的字线，一次一条字线。例如，当存在四个子块时(图7a)，也可以从sb0延伸到sb3的子块编程顺序来对字线进行编程。例如，首先对sb0中的wln的存储器单元的一部分进行编程，之后对sb1中的wln的存储器单元的一部分、sb2中的wln的存储器单元的一部分进行编程，接着对sb3中的wln的存储器单元的一部分进行编程。wln是指被选择用于编程的字线。编程操作可包括一组或多组增加编程电压或脉冲，在相应的编程循环(也称为编程-验证迭代)中将该一组或多组增加编程电压或脉冲施加到字线，诸如图12a所示。可在每个编程电压之后执行验证测试以确定存储器单元是否已完成编程。当存储器单元处于由阈值电压(vth)分布表示的分配的数据状态时，编程完成，诸如图11a或图11b所示。
131.图7b示出了连接到图7a的子块sb0中的wl3的存储器单元的示例性视图，其具有相应的nand串、位线和感测电路。图7a的sb0中的nand串700n的存储器单元706和沟道700a连同相应位线bl0一起示出。sb0还分别包括nand串701n、702n和703n中的存储器单元706a、706b和706c，所述存储器单元分别具有沟道700b、700c和700d并且分别连接到位线bl1、bl2和bl3。位线bl0-bl3分别连接到图2的感测电路60-63。
132.在编程循环中，存储器单元706和706a可以分别是选定和未选定存储器单元的示例，在这种情况下，nand串700n和701n分别是选定和未选定nand串的示例，并且位线bl0和bl1分别是选定和未选定位线的示例。
133.图7c示出了图7a和图7b的nand串700n的示例性视图，其示出读取操作期间的沟道700a的过驱动电压，其中wln＝wl3为选定字线。wl3的源极侧上的编程字线797包括wl0-wl2，wl3的漏极侧上的编程字线796包括wl4-wl6，其中wl6为最后编程的字线，并且块的未编程字线795包括wl7-wl95。字线的源极侧是面向nand串的源极端的一侧，并且字线的漏极侧是面向nand串的漏极端的一侧。
134.编程字线是其存储器单元已在编程操作中编程的字线，并且未编程字线是其存储器单元未在编程操作中编程的字线。连接到编程字线的存储器单元将包括擦除状态存储器单元和编程状态存储器单元，通常具有数据状态的随机分布。连接到擦除或未编程字线的存储器单元将全部处于擦除状态。这是由于整个块在被编程和读取之前被擦除。
135.在读取操作期间，每个未选定存储器单元的沟道将具有所施加的读取通过电压(vread)，使得存储器单元具有基于vread-vth的过驱动，其中vth为存储器单元的阈值电压。过驱动足够高以引起沟道反转，这会提供处于强导电状态的未选定存储器单元，使得可在没有来自nand串中的未选定存储器单元的干扰的情况下感测选定存储器单元。然而，存储器单元的vth将变化，使得过驱动变化。具体地，与已编程存储器单元相比，未编程字线的已擦除存储器单元将具有相对较高的过驱动。因此，nand串中的电流可高于最佳电流，从而导致感测操作期间的电流消耗增加。另一个问题是由于结合图8d讨论的编程顺序，未编程字线的数量在元块的不同块中可以不同。
136.图8a示出了可由控制电路结合减少电流消耗的读取操作来执行的不同过程。控制电路可包括片上电路诸如控制电路110和/或片外电路诸如图1a中的控制器122。不同的过程包括检测通电事件800，接收多平面读取命令801，确定块是否被完全编程802，识别未被完全编程的块中的最后编程的字线803，确定多平面读取命令的相应块中的最后编程的字
线是否相等804，对于相应块的未编程字线执行具有共同基线读取通过电压的多平面读取命令805，对于相应块的未编程字线执行具有不同读取通过电压的多平面读取命令806，执行一个或多个替代读取操作807(例如，单平面读取操作或独立读取操作)，执行预获取读取操作808，以及对块进行编程809。在图8b和图8c的示例中讨论了过程800-808，并且在图8d的示例中讨论了过程809。
137.图8b示出了与图8a一致的示例性读取过程。步骤810包括使存储器设备通电。通常，由控制电路检测通电事件。步骤811包括接收识别相应平面中的相应块的多平面读取命令。例如，读取命令可以由主机140发出。当使用多层单元时，读取命令可识别相应块中的每个块中的相同选定字线和相同页类型(例如，下、中间或上)。
138.步骤812包括确定每个所识别的相应块是否被完全编程。在一种方法中，控制电路访问诸如图8e中的表以进行该确定。该表可存储在非易失性位置中，使得其在存储器设备断电并且随后重新接通之后得以保持。在一个实施方案中，l2p表存储在图1a的存储器结构126中。决定步骤813确定在读取命令中识别的每个块是否被完全编程。如果决定步骤813为真，则步骤814在读取命令中识别的每个相应块的未编程字线上以相同读取通过电压(vread_p)执行多平面读取命令。
139.如果决定步骤813为假，则步骤815识别读取命令中所识别的每个相应块中的最后编程字线。例如，可执行二进制搜索过程，其可包括例如读取块的第一字线与最后字线之间的中间处的字线以确定块的哪一半包含最后编程的字线。例如，如果对中间字线进行编程，那么这意味着最后编程的字线在块的中间字线与最后字线之间。然后进一步划分块以确定块的哪1/4、1/8、1/16等包含最后编程的字线，直到识别出最后编程的字线。另一种技术是从块的边缘字线开始一次一个地读取每个字线，直到检测到编程字线与未编程字线之间的转变。最后编程的字线的身份可存储在图8e的表中。在一个实施方案中，最后编程的字线的信息存储在图1a的易失性存储器122b中。当发生突然断电事件时，信息消失。
140.步骤816确定块中的最后编程的字线是否相等。例如，在图7c中，wl6是最后编程的字线。然后，步骤816将确定wl6是否为读取命令中所识别的每个块中的最后编程的字线。图8e的表可用于此目的。在决定步骤817处，如果最后编程的字线相等，那么步骤818对读取命令中所识别的每个相应块的未编程字线执行具有相等减小的基线读取通过电压例如vread_up_base(低于步骤814的vread_p)的多平面读取命令。参见图9a。
141.如果决定步骤817为假，则读取命令中所识别的每个相应块中的最后编程的字线不相等。参见图9b-9d。示出了三个选项。在第一选项中，步骤819包括与一个或多个较多编程块的未编程字线相比，对一个或多个较少编程块的未编程字线执行具有较低减小读取通过电压例如vread_up_l1、vread_up_l2和vread_up_l3(低于步骤818的vread_up_base)的多平面读取操作。较少编程块是其最后编程字线与较多编程块中的最后编程字线到第一编程字线的距离相比更接近其第一编程字线的块。步骤819的方法可增加芯片的复杂性，但允许存储器设备的更快验证。
142.在第二选项中，步骤820包括对一个或多个较多编程块执行单平面读取操作，而不读取一个或多个较少编程块。当一个或多个较少编程块不活动而一个或多个较大编程的块被读取时，电流消耗减少。潜在地，在读取操作中识别的每个块可以在单平面读取操作中被依次读取。
143.在第三选项中，步骤821包括对相应块执行独立读取操作。
144.图8c示出了与图8a一致的另一个示例性读取过程。步骤830包括使存储器设备通电。步骤831包括扫描例如图8e的查找表，以确定表中的所有块是否被完全编程。这发生在读取命令识别特定块之前。决定步骤832确定块是否被完全编程。如果决定步骤832为真，则步骤833指示控制电路进入待机模式并等待来自主机的读取命令。如果决定步骤832为假，则步骤834从查找表中识别未被完全编程的块。步骤835识别未被完全编程的每个块中的最后编程的字线，并且将对应数据存储在例如图8e的表中。步骤836涉及基于数据执行包括相等的最后编程字线的多平面预获取操作。
145.执行预获取操作以准备读取命令，并且预获取操作可包括控制电路可能需要响应于读取命令的指令或数据。预获取操作可涉及从较慢的存储器到较快的存储器检索数据。例如，较慢的存储器可以是包括诸如图4中的非易失性存储单元块的固态驱动器，而较快的存储器可以是易失性存储器诸如ram。参见例如图1a中的ram 122b。
146.图8d示出了与图8a步骤809一致的示例性编程操作。当相应块被布置在元块中时，编程可涉及依次的每个相应块中的wl0、依次的每个相应块中的wl1等。根据被编程的数据量，当相应块被不等地编程时，编程操作可结束，如图9b至图9d所示。一些块将是较多编程的块，而其他块将是较少编程的块。如所讨论的那样，这可以导致增加的电流消耗。或者，当相应块被同等地编程时，编程操作可以结束，如图9a所示。
147.步骤840开始针对相应平面中的相应块的编程操作。步骤841设置字线指数n＝0以表示每个块中的第一字线。步骤842选择待编程的wl(n)。步骤843设置平面指数i＝0以表示第一平面p0。步骤844选择待编程的平面(i)。步骤845对平面的相应块中的平面(i)中的wl(n)进行编程。如果决定步骤846指示存在待编程的下一个平面，则步骤848递增平面指数i，并且步骤845对下一个平面中的相同字线进行编程。如果决定步骤846指示不存在待编程的下一个平面，则决定步骤847确定是否存在待编程的下一个字线(wl)。如果决定步骤847为真，则步骤849递增wl指数n，并且步骤842选择下一个字线。如果决定步骤847为假，则步骤850指示编程操作已完成。
148.图8e示出了用于结合图8a至图8d使用的由图1a的ram 122b维护的示例性表119。如上所述，该表可以存储指示块是否被完全编程的数据。可在接收读取命令之前针对所有块或针对由读取命令识别的选定块获得并存储数据。表还可存储识别最后编程的字线的数据。在一些情况下，关于块是否被完全编程的信息存储在非易失性存储器中，使得它在芯片通电时可用，而最后编程的块的识别存储在易失性存储器中，使得它在功率循环之后丢失并且必须被再次确定。
149.在示例性具体实施中，该表包含第一列，其识别与图4一致的块，例如b0-0至b0-n-1、b1-0至b1-n-1、b2-0至b2-n-1和b3-0至b3-n-1。第二列可包含指示块是否被完全编程的位，例如0表示否，1表示是。第三列可识别最后编程的字线。在该示例中，与图4的元块一致的b0-0、b1-0、b2-0和b3-0具有分别称为wlb(p0)、wlb(p1)、wlb(p2)和wlb(p3)的最后编程的字线或边界字线。
150.在一种方法中，控制电路被配置为执行多个编程循环，其中每个编程循环以编程顺序对每个相应块中的一个字线进行编程，使得一个或多个较少编程块的最后编程字线是在编程顺序中远离一个或多个较多编程块的最后编程字线的一个字线。
151.还可参见图9a至图9d，它们分别示出了块b0-0、b1-01、b2-0和b3-0的字线wl0(p0)-wl95(p0)、wl0(p1)-wl95(p1)、wl0(p2)-wl95(p2)和wl0(p3)-wl95(p3)。例如，在块中标记每个字线，开始于wl0并且结束于wl95。另外，边界字线或最后编程字线被示出为wlb。在一些情况下，还示出了边界字线附近的一个或多个相邻字线。长虚线框表示对于未编程字线具有相同读取通过电压的块。另外，在该示例中，选定字线wln(p0)-wln(p3)是除相应块中的最后编程字线之外的编程字线。
152.对于字线，虚线框表示未编程字线，而实线框表示编程字线。wln是被读取的选定字线并且接收控制栅极读取电压vcgr。在该示例中，其相邻字线wln-1和wln 1接收升高的读取通过电压vreadk。其余编程字线接收vread_p(p表示已编程)。未编程字线接收vread_up的版本(up表示未编程)。在图10a和图10b的示例中可以看到电压的相对值。在一种方法中，vreadk＞vread_p＞vread_up_base＞vread_up_l1＞vread_up_l2＞vread_up_l3＞vcgr。
153.图9a示出了相应块组b0-0至b0-3的第一示例性配置，其中块具有相同边界字线并且共同读取通过电压vread_up_base被施加到未编程字线。在块组900中，边界字线wlb(p0)-wlb(p3)在其块中都处于相同的相对位置。将vread_p施加到wln的源极侧上的一组编程字线901和wln的漏极侧上的一组编程字线902。将基线读取通过电压vread_up_base施加到一组未编程字线903。vread_up_base是图9a至图9d中的未编程字线的最高vread电压。在该示例中，块都被同等地编程。
154.图9b示出了相应块组b0-0至b0-3的第二示例性配置，其中块b0-0具有分别比块b1-0至b3-0的边界字线wlb(p1)-wlb(p3)更高的边界字线wlb(p0)，并且较低读取通过电压vread_up_l1被施加到b1-0至b3-0的未编程字线。具体地，wlb(p0)是除wlb(p1)-wlb(p3)之外的一个字线。也就是说，与wlb(p1)-wlb(p3)和wl95之间的距离相比，wlb(p0)是更靠近最后字线wl95的一个字线。这是由于图8d的编程技术，如所讨论的那样。vread_up_l1低于vread_up_base。
155.具体地，将vread_p施加到包括b1-0至b3-0的一组块911中的编程字线组901a和902a。将vread_up_l1施加到块组911中的一组未编程字线903a。将vread_p施加到b0-0中的编程字线组901b和904(910)。将vread_up_base施加到b0-0中的一组未编程字线905。在该示例中，b0-0是较多编程的块，而b1-0至b3-0是较少编程的块。
156.图9c示出了相应块组b0-0至b0-3的第三示例性配置，其中块b0-0和b1-0分别具有比块b2-0和b3-0的边界字线wlb(p2)和wlb(p3)更高的边界字线wlb(p0)和wlb(p1)，并且较低读取通过电压vread_up_l2被施加到b2-0和b3-0的未编程字线。vread_up_l2低于vread_l1。
157.具体地，将vread_p施加到包括b2-0和b3-0的一组块921中的编程字线组901c和902b。将vread_up_l2施加到块组921中的一组未编程字线903b。将vread_p施加到包括b0-0和b1-0的一组块920中的编程字线组901d和904a。将vread_up_base施加到块组920中的一组未编程字线905a。在该示例中，b0-0和b1-0是较多编程的块，而b2-0和b3-0是较少编程的块。
158.图9d示出了相应块组b0-0至b0-3的第四示例性配置，其中块b0-0至b2-0分别具有比块b3-0的边界字线wlb(p3)更高的边界字线wlb(p0)-wlb(p2)，并且较低读取通过电压
vread_up_l3被施加到b3-0的未编程字线。vread_up_l3低于vread_l2。
159.具体地，将vread_p施加到块b3-0中的编程字线组901e和902c。将vread_up_l3施加到包括b3-0的块组931中的一组未编程字线903c。将vread_p施加到包括b0-0至b2-0的一组块930中的编程字线组901f和904b。将vread_up_base施加到块组930中的一组未编程字线905b。在该示例中，b0-0至b2-0是较多编程的块，并且b3-0是较少编程的块。
160.图10a示出了与图9a至图9d一致的作为较少编程块的数量的函数的未编程字线的读取通过电压的曲线图，其中当较少编程块的数量较大时，读取通过电压较低。在图9a至图9d中，较少编程的块的数量分别为0-3。对于较少编程的块，可减小未编程字线的读取通过电压以抵消否则将发生的增加的电流消耗。如所提及的那样，减小读取通过电压降低了过驱动，从而也减少了电流。读取通过电压仍足够高以提供处于导电状态的相关联的未选定存储器单元，从而允许对选定存储器单元进行感测。
161.图10a指示当较少编程块的数量相对较高时，较低读取通过电压(vread_up_l1、vread_up_l2或vread_up_l3)相对较低。还示出了vread_up_base、vread_p和vreadk的相对量值。
162.图10b示出了与图9a至图9d一致的作为wln位置的函数的未编程字线的读取通过电压的曲线图，其中当wln位置较接近最后编程的字线时，读取通过电压较高。当wln位置较靠近最后编程字线时，存在的未编程字线的数量相对较少。因此，减少了对降低过驱动电压的需要，使得读取通过电压可以更大。vread_up_base、vread_up_l1、vread_up_l2和vread_up_l3可各自随着wln位置更接近最后字线而增加。
163.当wln位置相对靠近第一字线时，未编程字线的数量相对较高。因此，图10b指示当较少编程块的未编程字线的数量相对较高时，较低读取通过电压相对较低。另外，当相应块的未编程字线的数量相对较高时，基线读取通过电压vread_up_base相对较低。
164.图11a示出了具有每单元一位和两种数据状态的一组存储器单元的示例性vth分布。在图11a和图11b中，纵轴以对数标度描绘存储器单元的数量，而横轴以线性标度描绘存储器单元的vth。本文所提供的技术可用于单层单元和多层单元。
165.每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除(er)状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位的存储器设备中，存在四种数据状态，包括擦除状态和三种编程数据状态，该三种编程数据状态被称为a数据状态、b数据状态和c数据状态。在每单元三位的存储器设备中，存在八种数据状态，包括擦除状态和七种编程数据状态，该七种编程数据状态被称为a数据状态、b数据状态、c数据状态、d数据状态、e数据状态、f数据状态和g数据状态。在每单元四位的存储器设备中，存在十六种数据状态，包括擦除状态s0和十五种数据状态s1-s15。每个数据状态可以由存储器单元中的一系列阈值电压(vth)表示。
166.在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可以涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态(打开)还是非导电状态(关闭)。如果单元处于非导电状态，则存储器单元的vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。此外，在读取操作期间，未选定字线的电压斜升到读取通过电平或导通电平，该读取通过电平或导通电
平足够高以至将未选定存储器单元置于强导电状态以避免干扰选定存储器单元的感测。正被编程或读取的字线被称为选定字线wln。
167.在每单元一位的编程操作中，存储器单元保持在如vth分布1100所表示的擦除状态(er)，或者被编程为如vth分布1101所表示的编程状态(p)。编程可以使用验证电压vv和一个或多个编程脉冲。可在使用验证电压vver的擦除操作中获得er状态的vth分布1100。控制栅极读取电压vrslc可用于在编程完成之后读取存储器单元。还可参见图14d。
168.图11b示出了具有每单元三位和八种数据状态的一组存储器单元的示例性vth分布。在一种方法中，在编程操作开始时，存储器单元最初都处于擦除(er)状态，如vth分布1100所示。在成功完成编程操作之后，分配给a-g状态的存储器单元由vth分布1101-1107表示，所述vth分布分别具有相关联的验证电压vva-vvg。读取电压vra-vrg可以用于在读取操作中读取存储器单元的状态。
169.在擦除操作中，数据存储器单元从编程数据状态的vth分布(例如，状态a-g)转变到擦除状态。擦除操作包括擦除阶段，其中存储器单元被偏置以进行擦除，然后进行擦除-验证测试。擦除-验证测试可使用施加到字线的擦除验证电压vver。
170.在该八状态示例中，er-g状态是所分配数据状态的示例，并且a-g状态是编程数据状态的示例。
171.对于多电平和单电平存储器单元，通常执行多平面读取操作，除非设备由于高误码率而进入异常模式。在这种情况下，可以使用单平面读取操作。在一些情况下，部分编程的块可在一段时间之后通过将其数据移动到另一个块来关闭。这对于多层单元中的块尤其如此，并且有助于管理这些块。对于旨在提供高存取速率的单层单元，将一些单元维持在擦除状态有助于减少写入操作期间的延迟。
172.图12a示出了与图8d和图11b一致的在编程操作中使用的示例性电压信号。电压信号1200包括施加到被选择用于编程的字线的一组编程脉冲，其包括初始编程脉冲1201。初始编程脉冲具有电压vpgm_init，并且dvpgm表示连续编程脉冲之间的步长。例如，使用具有十五个编程循环的单个编程通过。随着编程操作的进行，每个编程循环中的验证信号(包括示例性验证信号1202)可包括较低分配数据状态，然后是中间分配数据状态，并且然后是较高分配数据状态，如图12b所示。还可参见图13的信号，例如编程循环的细节。
173.示例验证信号描绘了三个验证电压作为简化。在编程循环期间，在将编程脉冲施加到选定字线之后，将验证信号施加到选定字线。在验证测试中施加验证信号期间感测存储器单元以判断其编程进度。验证信号包括用于判断存储器单元是否已完成编程为分配数据状态的一个或多个电压。相对于验证电压感测vth的结果可以用于抑制存储器单元的进一步编程。
174.可以将被编程或读取的数据布置成页。例如，在每单元两位的情况下，两页数据可以存储在连接到字线的存储器单元中。可以通过分别使用vra和vrc；和vrb的读取电压读取存储器单元来确定下页和上页的数据。
175.在每单元三位的情况下，三页数据可以存储在连接到字线的存储器单元中。可以分别通过使用vra和vre；vrb；以及vrc和vrg的读取电压读取存储器单元来确定下页、中页和上页的数据。还可参见图14a至图14c。
176.图12b示出了在图12a的不同编程循环中使用的验证电压的示例。水平条与图12a
的编程循环轴时间对准。这些条在一些编程循环中重叠，从而可以对编程循环中的多个数据状态执行验证操作。在八种数据状态的情况下，条指示用于a、b、c、d、e、f和g状态的验证电压分别施加到编程循环1-4、3-6、5-8、7-10、9-12、11-14和12-15中。
177.在一种方法中，其中执行验证测试的编程循环在编程操作之前预先确定。在另一种方法中，其中执行验证测试的编程循环随着编程的进行而自适应地确定。例如，b状态验证测试可在a状态存储器单元的指定部分已通过其验证测试之后的下一个编程循环中开始。
178.图13示出了与图12a一致的用于执行编程操作的示例性电压信号。垂直尺寸表示电压，并且水平尺寸表示时间，其中时间点为t0-t12。所描绘的时间段对应于一个编程循环，并且包括预充电阶段1307(t0-t2)、编程阶段1308(t2-t8)和验证阶段1309(t9-t12)。电压信号1300、1310、1320、1330和1340分别表示vwln、vwl_unsel、vsg、vbl和vsl。
179.在预充电阶段中，vwln和vwl_unsel可被设置为预充电电压，例如1v-2v。
180.对于未选定nand串的位线，编程-抑制电压信号(曲线1331)例如在t0处从0v斜升至2v，以在预充电阶段中提供少量沟道升压并且在编程阶段中抑制编程。对于选定nand串的位线，施加固定电压诸如0v(曲线1332)，以避免预充电阶段中的沟道升压并且允许在编程阶段中进行编程。0v的编程使能电压信号由曲线1342示出。
181.此时，选定和未选定子块的sgd晶体管处于导电状态，例如具有电压vsg＝6v。这允许位线电压传输到沟道。此时，选定和未选定子块的sgs晶体管也可以处于导电状态，具有6v的电压，例如以允许vsl＝1v被传递到沟道的源极端。
182.将vsgd设置为6v，以将位线电压传递到nand串的漏极端。在编程阶段中，vwln和vwl_unsel斜升，例如从t3开始，以提供被抑制nand串的沟道的电容耦合。然后，在t5处，vwln进一步斜升至vpgm的峰值编程脉冲电平(曲线1301)并保持在vpgm直到t4。在施加编程脉冲之后，字线电压在恢复过程中斜降。在编程脉冲期间，选定子块的vsgd，vsgd_sel(曲线1321)足够高以为接收vbl_sel＝0v的选定nand串提供处于导电状态的选定sgd晶体管，但足够低以为接收vbl_unsel＝2v的抑制nand串提供处于非导电状态的选定sgd晶体管。未选定子块的vsgd，vsgd_unsel(曲线1322)可设置为0v，以提供处于非导电状态的对应sgd晶体管。
183.随后，在验证阶段中，通过在wln上施加具有一个或多个验证电压的验证信号(曲线1302)并且对于每个验证电压感测选定子块的选定nand串中的存储器单元的导电状态来执行一个或多个验证测试。sgd和sgs晶体管处于强导电状态，以允许对选定存储器单元进行感测。在验证测试期间，将vbl_sense＝0.5v施加到位线。
184.所示出的电压是示例。
185.图14a示出了与图8a至图8c和图11b一致的用于对中间页数据执行读取操作的示例性电压信号(曲线1400至1404)。电压信号1400示出了vcgr，即施加到选定字线wln的电压。电压增加到vrb、vrd和vrf。在vcgr的每个值期间进行感测以确定中间页的数据。vread表示施加到未选定字线的读取通过电压。vread可具有不同的量值，如上所述。vsgd表示sgd电压，并且被设置在高电平以提供处于导电状态的sgd晶体管。vbl表示位线电压，并且作为感测过程的一部分被设置为诸如0.5v的电平。vsl表示源极线电压，并且在一种方法中可被设置为小的正电压。
186.图14b示出了与图8a至图8c和图11b一致的用于对下页数据执行读取操作的示例性电压信号。曲线1410表示vcgr增加到vra和vre。在vcgr的每个值期间进行感测以确定下页的数据。在图14b至图14d中，vread、vsgd、vbl和vsl可以类似于图14a中的值。
187.图14c示出了与图8a至图8c和图11b一致的用于对上页数据执行读取操作的示例性电压信号。曲线1420表示vcgr增加到vrc和vrg。在vcgr的每个值期间进行感测以确定上页的数据。
188.图14d示出了与图8a至图8c和图11a一致的用于对一页数据执行读取操作的示例性电压信号。曲线1430指示vcgr增加到vrslc，此时进行感测以确定单个页的数据。
189.因此，可以看出，在一个具体实施中，一种装置包括：布置在一个或多个管芯上的多个平面；布置在所述多个平面中的多个存储器单元块，所述多个块包括布置在每个平面中的相应块，每个相应块包括连接到一组字线的一组存储器单元，每个相应块中的所述一组字线包括编程字线和未编程字线；以及控制电路。控制电路被配置为：接收识别每个相应块的选定字线的读取命令，并且响应于读取命令，识别每个相应块的最后编程的字线，并且确定每个相应块的最后编程的字线是否相等；如果每个相应块的最后编程的字线相等，则通过将控制栅极读取电压施加到选定字线并且将相同基线读取通过电压施加到每个相应块的未编程字线来读取相应块的选定字线；并且如果每个相应块的最后编程的字线不相等，则基于相应块的最后编程的字线识别相应块中的一个或多个较少编程的块和相应块中的一个或多个较多编程的块，并且通过将控制栅极读取电压施加到选定字线同时将低于相同基线读取通过电压的较低读取通过电压施加到所述一个或多个较少编程的块的未编程字线来读取相应块的选定字线。
190.在另一个具体实施中，一种方法包括：接收多平面读取命令，该多平面读取命令识别多个平面中的每个平面中的相应块的选定字线，每个相应块包括连接到一组字线的一组存储器单元，每个相应块中的所述一组字线包括编程字线和未编程字线；响应于所述多平面读取命令，识别每个相应块的最后编程的字线，并且确定每个相应块的所述最后编程的字线是否相等；如果每个相应块的所述最后编程的字线相等，则通过同时读取每个平面中的所述相应块的所述选定字线来执行所述多平面读取命令；并且如果每个相应块的最后编程的字线不相等，则执行一个或多个替代读取操作来取代多平面读取命令。
191.在另一个具体实施中，一种装置包括：多个平面，多个存储器单元块布置在所述多个平面中，每个块包括连接到一组字线的一组存储器单元；查找表，该查找表存储指示每个相应块是否被完全编程的数据；以及控制电路。控制电路被配置为响应于通电事件而存取所述查找表以识别未被完全编程的块，识别未被完全编程的每个块的最后编程的字线，并且存储识别所述最后编程的字线的数据。
192.已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。