一种气密性芯片结构及其制备方法与流程

1.本发明涉及集成电路封装技术领域，特别涉及一种气密性芯片结构及其制备方法。


背景技术：

2.很多芯片结构都需要高气密性、体积小的封装形态。传统的气密性封装通常是在封装完成后进行金属密封或包裹，封装成本较高；或者使用聚合物或者干膜等有机材料进行晶圆密封，气密性很难得到保证。
3.目前，还没有一种能在封装完成之前的工艺方法来实现气密性封装，且能同时满足高气密性、小型化和低成本要求。


技术实现要素：

4.因此，本发明所要解决的技术问题是如何在芯片封装完成之前实现高气密性、小型化和低成本要求的问题。
5.为解决上述技术问题，本发明提供一种气密性芯片结构的制备方法，包括：
6.在设有至少一个第一线路区的顶部tsv芯片上，分别电镀上至少一个第一铜环以及至少一个第一铜柱；
7.在设有至少一个第二线路区的底部芯片上，分别电镀上至少一个第二铜环和至少一个第二铜柱；
8.将电镀后的所述顶部tsv芯片倒装于电镀后的所述底部芯片上，形成倒装芯片；
9.在所述倒装芯片的顶部进行植球，形成气密性芯片结构。
10.优选地，所述第一线路区的数量和所述第二线路区的数量相同，且所有所述第一线路区与所有所述第二线路区一一对应；
11.所述第一铜环的数量与所述第一线路区的数量相同，且所有所述第一铜环与所有所述第一线路区一一对应；所述第二铜环的数量与所述第二线路区的数量相同，且所有所述第二铜环与所有所述第二线路区一一对应；
12.所述在设有至少一个第一线路区的顶部tsv芯片上，分别电镀上至少一个第一铜环，包括：
13.在所述顶部tsv芯片上的每个所述第一线路区的外侧，分别电镀上对应的所述第一铜环；
14.所述在设有至少一个第二线路区的底部芯片上，分别电镀上至少一个第二铜环，包括：
15.在所述底部芯片上的每个所述第二线路区外侧，分别电镀上对应的所述第二铜环。
16.优选地，每个所述第一线路区均包括至少一个硅通孔；
17.所述硅通孔的数量、所述第一铜柱的数量和所述第二铜柱的数量均相同，且所有
所述硅通孔与所有所述第一铜柱一一对应，所有所述第二铜柱与所有所述第一铜柱一一对应；
18.所述将电镀后的所述顶部tsv芯片倒装于电镀后的所述底部芯片上，形成倒装芯片，包括：
19.将电镀后的所述顶部tsv芯片倒扣于电镀后的所述底部芯片上，使得所述顶部tsv芯片上的所有所述第一铜柱与所述底部芯片上的所有所述第二铜柱一一对应接触，以及使得所述顶部tsv芯片上的所有所述第一铜环与所述底部芯片上的所有所述第二铜环一一对应接触；
20.采用焊料，将每个所述第一铜柱与对应接触的每个所述第二铜柱进行焊接，以及将每个所述第一铜环与对应接触的每个所述第二铜环进行焊接，形成所述倒装芯片。
21.优选地，所述在设有至少一个第一线路区的顶部tsv芯片上，分别电镀上至少一个第一铜柱，包括：
22.在所述顶部tsv芯片上的每个所述硅通孔处，分别电镀上对应的第一铜柱，使得每个所述第一铜柱与对应的所述硅通孔接触。
23.优选地，所述在所述倒装芯片的顶部进行植球，形成气密性芯片结构，包括：
24.对所述倒装芯片的顶部进行研磨，使得所述倒装芯片中的所有所述硅通孔露头；
25.在露头的每个所述硅通孔上分别进行植球，形成所述气密性芯片结构。
26.优选地，当所述第一线路区的数量大于1时，所述在设有至少一个第一线路区的顶部tsv芯片上，分别电镀上至少一个第一铜环以及至少一个第一铜柱之后，还包括：
27.按照每个所述第一线路区上的第一预设划片道对电镀后的所述顶部tsv芯片进行预切割。
28.优选地，每个所述第一预设划片道的深度均大于或等于所有所述硅通孔的深度。
29.优选地，所述在露头的每个所述硅通孔上分别进行植球之后，还包括：
30.按照每个所述第二线路区上的第二预设划片道，对植球后的所述倒装芯片的底部进行二次切割，形成所述气密性倒装芯片。
31.优选地，所述在设有至少一个第一线路区的顶部tsv芯片上，分别电镀上至少一个第一铜环以及至少一个第一铜柱之前，还包括：
32.在第一晶圆衬底上分别刻蚀至少一个所述第一线路区，形成所述顶部tsv芯片；
33.所述在设有至少一个第二线路区的底部芯片上，分别电镀上至少一个第二铜环和至少一个第二铜柱之前，还包括：
34.在第二晶圆衬底上刻蚀至少一个所述第二线路区，形成所述底部芯片。
35.此外，本发明还提出一种气密性芯片结构，采用前述的制备方法制备而成，包括：
36.底部芯片；
37.顶部tsv芯片，倒装于所述底部芯片上；以及
38.至少一个锡球，焊接于所述顶部tsv芯片背向所述底部芯片的侧面上；
39.其中，所述顶部tsv芯片上设有至少一个第一线路区，且所述顶部tsv芯片面向所述底部芯片的侧面上电镀有至少一个第一铜环和至少一个第一铜柱；
40.所述底部芯片上设有至少一个第二线路区，且所述底部芯片面向所述顶部tsv芯片的侧面上电镀有至少一个第二铜环和至少一个第二铜柱。
41.本发明提供的技术方案，具有以下优点：
42.本发明提供的气密性芯片结构及其制备方法，通过封装完成之前，在顶部tsv芯片和底部芯片之间分别电镀上第一铜环、第一铜柱以及第二铜环和第二铜柱，并将电镀后的顶部tsv芯片和底部芯片进行倒装，最后在倒装芯片上植球，采用的是中道工艺和bumping工艺，基于中道工艺和bumping工艺来形成含有内置铜环的空腔结构，该内置铜环的空腔结构可实现芯片间3d垂直互联，满足高气密性要求，实现了高气密性的芯片封装，封装成本低；通过芯片堆叠，提高了芯片间互联密度，可实现高度集成和小型化要求，芯片选型更加灵活。
附图说明
43.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
44.图1为本发明实施例一中气密性芯片结构的制备方法的流程示意图；
45.图2-1为本发明实施例一中一种顶部tsv芯片的俯视面结构示意图；
46.图2-2为本发明实施例一中一种顶部tsv芯片的剖视面结构示意图；
47.图3-1为本发明实施例一中另一种顶部tsv芯片的俯视面结构示意图；
48.图3-2为本发明实施例一中另一种顶部tsv芯片的剖视面结构示意图；
49.图4为本发明实施例一中电镀后的顶部tsv芯片的剖视面结构示意图；
50.图5为本发明实施例一中预切割后的顶部tsv芯片的剖视面结构示意图；
51.图6为本发明实施例一中一种底部芯片的剖视面结构示意图；
52.图7为本发明实施例一中电镀后的底部芯片的剖视面结构示意图；
53.图8为本发明实施例一中形成倒装芯片的流程示意图；
54.图9为本发明实施例一中倒装芯片的剖视面结构示意图；
55.图10为本发明实施例一中形成气密性芯片结构的流程示意图；
56.图11为本发明实施例一中研磨后的倒装芯片的剖视面结构示意图；
57.图12为本发明实施例一中植球后的倒装芯片的剖视面结构示意图；
58.图13为本发明实施例一中一种气密性芯片结构的完整剖视面结构图；
59.图14为本发明实施例一中另一种气密性芯片结构的完整剖视面结构图。
60.附图标记说明：
61.100、顶部tsv芯片，200、底部芯片，300、锡球，400、焊料，110、第一线路区，120、第一铜环，130、第一铜柱，111、硅通孔，112、第一线路板，210、第二线路区，220、第二铜环，230、第二铜柱。
具体实施方式
62.下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以
相互组合。
63.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
64.在本发明中，在未作相反说明的情况下，使用的方位词如“上、下、顶、底”通常是针对附图所示的方向而言的，或者是针对部件本身在竖直、垂直或重力方向上而言的；同样地，为便于理解和描述，“内、外”是指相对于各部件本身的轮廓的内、外，但上述方位词并不用于限制本发明。
65.在传统气密性封装技术中，在封装完成之后进行金属密封或包裹，封装成本高；而采用聚合物或者干膜等有机材料进行晶圆密封，气密性较差。
66.实施例一
67.如图1所示，本实施例提供一种气密性芯片结构的制备方法，包括：
68.s110：在设有至少一个第一线路区的顶部tsv芯片上，分别电镀上至少一个第一铜环以及至少一个第一铜柱；
69.s120：在设有至少一个第二线路区的底部芯片上，分别电镀上至少一个第二铜环和至少一个第二铜柱；
70.s130：将电镀后的顶部tsv芯片倒装于电镀后的底部芯片上，形成倒装芯片；
71.s140：在倒装芯片的顶部进行植球，形成气密性芯片结构。
72.本实施例的制备方法，通过封装完成之前，在顶部tsv芯片和底部芯片之间分别电镀上第一铜环、第一铜柱以及第二铜环和第二铜柱，并将电镀后的顶部tsv芯片和底部芯片进行倒装，最后在倒装芯片上植球，采用的是中道工艺和bumping工艺，基于中道工艺和bumping工艺来形成含有内置铜环的空腔结构，该内置铜环的空腔结构可实现芯片间3d垂直互联，满足高气密性要求，实现了高气密性的芯片封装，封装成本低；通过芯片堆叠，提高了芯片间互联密度，可实现高度集成和小型化要求，芯片选型更加灵活。
73.其中，tsv指through silicon vias，tsv芯片指穿过硅通孔的芯片。中道工艺是指采用介于晶圆制造和封装之间的加工环节的工艺。bumping工艺是指在晶圆表面做出铜锡或金凸点的工艺。目前还没有按照上述采用中道工艺来实现气密性封装(即在封装完成之前完成气密性要求)的方法；上述基于中道工艺进行芯片级堆叠，芯片选型灵活，同时，内置铜环的空腔结构也适用于mems芯片(指microelectromechanical systems，微机械机电系统芯片)。
74.优选地，第一线路区的数量和第二线路区的数量相同，且所有第一线路区与所有第二线路区一一对应；
75.第一铜环的数量与第一线路区的数量相同，且所有第一铜环与所有第一线路区一一对应；第二铜环的数量与第二线路区的数量相同，且所有第二铜环与所有第二线路区一一对应。
76.顶部tsv芯片的第一线路区与底部芯片的第二线路区数量相同，第一铜环的数量与第一线路区的数量对应相同，第二铜环的数量与第二线路区的数量对应相同，能便于实现顶部tsv芯片与底部芯片之间的电气连通，形成内置铜环的空腔结构，进而便于后续在晶圆级进行芯片堆叠，一方面实现了高气密性封装，另一方面还能实现批量生产，提高生产线的产能。
77.优选地，每个第一线路区均包括至少一个硅通孔；
78.硅通孔的数量、第一铜柱的数量和第二铜柱的数量均相同，且所有硅通孔与所有第一铜柱一一对应，所有第二铜柱与所有第一铜柱一一对应。
79.通过与每个硅通孔一一对应的第一铜柱，以及与每个第一铜柱一一对应的第二铜柱，能基于tsv技术，实现顶部tsv芯片与底部芯片之间的电气连通。
80.具体地，每个第一线路区还均包括一个第一线路板，每个第二线路区均包括一个第二线路板；第一线路板的横截面的尺寸与第二线路板的横截面的尺寸相同。
81.上述第一线路板和第二线路板上均布设有线路，具体线路设计视芯片实际设计情况而定，每个线路板上的线路可以相同，也可以不同。
82.需要说明的是，每个第一线路区上硅通孔的具体数量及每个硅通孔的尺寸视芯片实际设计而定。通常一个第一线路区上会设有多个硅通孔，当顶部tsv芯片上设有一个第一线路区，且第一线路区设有多个硅通孔(例如2个硅通孔)时，顶部tsv芯片的俯视面结构图如图2-1所示，顶部tsv芯片的剖视面结构图如图2-2所示；当顶部tsv芯片上设有多个第一线路区(例如3个第一线路区)，且每个第一线路区均设有多个硅通孔(例如2个硅通孔)时，顶部tsv芯片的俯视面结构图如图3-1所示，顶部tsv芯片的剖视面结构图如图3-2所示。
83.本实施例中选用tsv晶圆作为顶部tsv芯片，以图3-1和图3-2所示tsv晶圆作为顶部tsv芯片为例进行说明。
84.优选地，在s110中，在设有至少一个第一线路区的顶部tsv芯片上，分别电镀上至少一个第一铜环，包括：
85.在顶部tsv芯片上的每个第一线路区的外侧，分别电镀上对应的第一铜环。
86.通过上述分别在每个第一线路区外侧电镀的第一铜环，能使得每个第一线路区都位于对应的第一铜环之内，进而便于在后续第一铜环与第二铜环进行焊接时，形成气密性更佳的空腔结构。
87.具体地，在s110中，在设有至少一个第一线路区的顶部tsv芯片上，分别电镀上至少一个第一铜柱，包括：
88.在顶部tsv芯片上的每个硅通孔处，分别电镀上对应的第一铜柱，使得每个第一铜柱与对应的硅通孔接触。
89.在每个硅通孔处分别电镀一个第一铜柱，能基于tsv技术，实现顶部tsv芯片与底部芯片之间的电气连通，保证芯片间良好的电气性能。其中，s110和s120中电镀的具体操作方法为现有技术，具体细节此处不再赘述。
90.本实施例中电镀后的顶部tsv芯片如图4所示。
91.优选地，当第一线路区的数量大于1时，s110之后，还包括：
92.按照每个第一线路区上的第一预设划片道对电镀后的顶部tsv芯片进行预切割。
93.通过预切割，便于将晶圆级上堆叠的结构分离成多个内置铜环空腔结构的单芯片，实现批量生产，提高生产线产能。
94.图4所示的顶部tsv芯片的第一线路区的数量大于1，基于图4所示的顶部tsv芯片，对该顶部tsv芯片进行预切割，得到的芯片结构如图5所示，其中图5中的140即为第一预设划片道，与第一线路区对应。
95.具体地，每个第一预设划片道的宽度范围均为80～400μm。
96.具体地，每个第一预设划片道的深度均大于或等于所有硅通孔的深度。
97.当按照上述深度的第一预设划片道进行预切割，能便于在后续倒装之后，通过研磨使得所有的硅通孔露头。
98.本实施例选用常规晶圆作为底部芯片，如图6所示。
99.优选地，在s120中，在设有至少一个第二线路区的底部芯片上，分别电镀上至少一个第二铜环，包括：
100.在底部芯片上的每个第二线路区外侧，分别电镀上对应的第二铜环。
101.上述在每个第二线路区外侧电镀对应的第二铜环与顶部tsv芯片上电镀第一铜环类似，此处不再赘述。
102.在s120中，在底部芯片上电镀第二铜柱的具体电镀方法与在顶部tsv芯片电镀第一铜柱相同。
103.需要注意的是，由于在s110中，第一铜环是位于对应的第一线路区外侧，则第一线路区内的所有硅通孔以及相接触的所有第一铜柱均位于对应的第一铜环内侧；而为了便于后续所有第二铜柱与所有第一铜柱一一对应，则在s120电镀第一铜柱时，需要将每个第二铜柱均电镀于对应的第二铜环的内侧，以便后续实现倒装。
104.本实施例中电镀后的底部芯片如图7所示。
105.优选地，如图8所示，s130包括：
106.s131：将电镀后的顶部tsv芯片倒扣于电镀后的底部芯片上，使得顶部tsv芯片上的所有第一铜柱与底部芯片上的所有第二铜柱一一对应接触，以及使得顶部tsv芯片上的所有第一铜环与底部芯片上的所有第二铜环一一对应接触；
107.s132：采用焊料，将每个第一铜柱与对应接触的每个第二铜柱进行焊接，以及将每个第一铜环与对应接触的每个第二铜环进行焊接，形成倒装芯片。
108.通过上述倒装和焊接过程，实现了芯片倒装和芯片堆叠，基于芯片倒装技术和芯片堆叠技术，能在顶部tsv芯片与底部芯片之间形成至少一个内置铜环的空腔结构，达到高气密性和低成本的要求，同时有效提升芯片集成度，实现芯片小型化；由于内置铜环的空腔结构能形成多个，且每个空腔结构与第一线路区和第二线路区对应，因此能实现批量生产。其中，s131中铜柱互联实现电气连接，铜环互联可加固芯片结构，形成气密环。
109.具体地，本实施例中焊料选用熔点高于260℃的焊料，例如ausn焊料。
110.本实施例形成的倒装芯片如图9所示。
111.优选地，如图10所示，s140包括：
112.s141：对倒装芯片的顶部进行研磨，使得倒装芯片中的所有硅通孔露头；
113.s142：在露头的每个硅通孔上分别进行植球，形成气密性芯片结构。
114.通过研磨可以使得倒装芯片的顶部(即倒装的顶部tsv芯片)减薄，进而使得每个硅通孔露头，便于后续通过植球实现芯片间的电气连通，通过植球后得到的气密性芯片结构，能达到高气密性、高集成度的芯片封装要求。另外，当每个第一预设划片道的深度均大于或等于所有硅通孔时，在对倒装芯片顶部进行研磨使得所有硅通孔露头的同时，还能使得倒装芯片的顶部从每个第一预设划片道处进行分离，便于后续实现批量生产。
115.具体地，在本实施例s142中所植入的锡球选用220～245℃的低温锡球，例如有铅的sn63pb37，或者无铅的sac305和sac105等；锡球的数量视实际芯片设计情况而定，其中，
锡球的数量大于或等于硅通孔的数量。
116.具体地，本实施例s141研磨之后的倒装芯片的结构如图11所示，s142进行植球后的倒装芯片的结构如图12所示。
117.优选地，在s142中，在露头的每个所述硅通孔上分别进行植球之后，还包括：
118.按照每个第二线路区上的第二预设划片道，对植球后的所述倒装芯片的底部进行二次切割，形成气密性倒装芯片。
119.当第一线路区的数量大于1时，对应的第二线路区的数量也大于1，按照第二线路区上的第二预设划片道进行二次切割，可以在倒装芯片的顶部分离的基础上，使得倒装芯片的底部也实现分离，实现多芯片的批量生产。
120.本实施例经过二次分割后，得到的气密性倒装芯片的结构如图13所示。
121.需要说明的是，当第一线路区的数量为1时，对应的第二线路区的数量也为1，此时，无需按照第一预设划片道对电镀后的顶部tsv芯片进行预分割，也无需按照第二预设划片道对倒装芯片的底部进行二次分割，形成的气密性倒装芯片为单芯片，其结构如图14所示。
122.在图2-1、图2-2、图3-1、图3-2、图4、图5、图6、图7、图9、图11、图12、图13和图14所示的各结构图中，各附图标记详见附图说明。
123.实施例二
124.如图13和图14所示，本实施例提供一种气密性芯片结构，采用实施例一中的制备方法制备而成，包括：
125.底部芯片200；
126.顶部tsv芯片100，倒装于底部芯片200上；以及
127.至少一个锡球300，焊接于顶部tsv芯片100背向底部芯片200的侧面上；
128.其中，顶部tsv芯片100上设有至少一个第一线路区110，且顶部tsv芯片100面向底部芯片200的侧面上电镀有至少一个第一铜环120和至少一个第一铜柱130；
129.底部芯片200上设有至少一个第二线路区210，且底部芯片200面向顶部tsv芯片100的侧面上电镀有至少一个第二铜环220和至少一个第二铜柱230。
130.上述气密性芯片结构，基于中道工艺和bumping工艺形成了含有内置铜环的空腔结构，该内置铜环的空腔结构可实现芯片间3d垂直互联，满足高气密性要求，实现了高气密性的芯片封装，封装成本低；通过芯片堆叠，提高了芯片间互联密度，可实现高度集成和小型化要求，芯片选型更加灵活。
131.本实施例的顶部tsv芯片为tsv晶圆，底部芯片为常规晶圆。
132.优选地，第一线路区110的数量和第二线路区210的数量相同，且所有第一线路区110与所有第二线路区210一一对应；
133.第一铜环120的数量与第一线路区110的数量相同，且所有第一铜环120与所有第一线路区110一一对应；第二铜环220的数量与第二线路区210的数量相同，且所有第二铜环220与所有第二线路区210一一对应。
134.优选地，如图13和图14所示，每个第一线路区110均包括至少一个硅通孔111；
135.硅通孔111的数量、第一铜柱130的数量和第二铜柱230的数量均相同，且所有硅通孔111与所有所述第一铜柱130一一对应电连接，所有第二铜柱230与所有第一铜柱130一一
对应。
136.具体地，如图13和图14所示，每个第一线路区110还均包括一个第一线路板112，每个第二线路区210均具体为一个第二线路板；第一线路板112的横截面的尺寸与第二线路板的横截面的尺寸相同。
137.优选地，每个第一铜环120均位于顶部tsv芯片100上对应的第一线路区110的外侧，每个第二铜环220均位于底部芯片200上对应的第二线路区210的外侧。
138.优选地，每个第一铜柱130均通过焊料400与对应的第二铜柱230焊接在一起，每个第一铜环120均通过焊料400与对应的第二铜环220焊接在一起。
139.本实施例所述的气密性芯片结构由实施例一所述的制备方法制备而成，本实施例中的未尽细节，详见实施例一及图1至图14的具体描述，此处不再赘述。
140.显然，上述所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，可以做出其它不同形式的变化或变动，都应当属于本发明保护的范围。