一种PCIe信号完整性验证方法、装置、设备及介质与流程

一种pcie信号完整性验证方法、装置、设备及介质
技术领域
1.本技术涉及信号完整性验证技术领域，特别涉及一种pcie信号完整性验证方法、装置、设备及介质。


背景技术：

2.一致性测试是衡量电子产品的信号质量是否符合标准以及产品性能的重要手段，并广泛应用于电子技术领域。
3.目前，一致性测试中的pcie(即peripheral component interconnect express，一种高速串行计算机扩展总线标准)信号完整性验证，通常在测mb(即mother board，主机板)时，利用clb(即compliance load board，一致性负载板)、smp-smp cable(即sub-miniaturep to sub-miniaturep，超小型同轴电缆连接器p转超小型同轴电缆连接器p型线缆)、smp-sma cable(即sub-miniaturep to sub-miniaturea，超小型同轴电缆连接器p转超小型同轴电缆连接器p型线缆)、协会统一制定的isi(即inter symbol interference，码间干扰)板、-3db filter(即滤波器)等夹具凑出8db的损耗来模拟end point的target budget嵌入到测试链路中进行pcie信号完整性验证。在测aid(即add-in-card，外插卡)时，利用cbb(即complince base board，一致性基板)、smp-smp cable、smp-sma cable、协会统一制定的isi板、-5db filter等夹具凑出20db的损耗来模拟rootcomplex的target budget嵌入到链路中进行信号完整性验证。但是，在产品研发过程中，通常存在多个项目并行开发的情况，这就导致了经常出现人均设备资源不足的状况，如果通过购买多套isi治具板等设备解决此问题，会造成研发成本提升。并且，由于多个项目并行开发，各个模块插拔拆卸会很频繁，所以在使用过程中势必会造成磨损等接触不良甚至损坏等问题，导致即使接相同isi pair的时候损耗也会有差异从而造成测试误差，如果通过多次实测校准损耗，势必会增加研发验证人员的工作量。另外，按照目前的方案较繁杂且容易出错，并且isi板的每个pair都是等step的，存在并不能准确的选取所需的isi pair的情况。


技术实现要素：

4.有鉴于此，本技术的目的在于提供一种pcie信号完整性验证方法、装置、设备及介质，能够降低验证复杂度，并提升验证精度，减少成本。其具体方案如下：
5.第一方面，本技术公开了一种pcie信号完整性验证方法，包括：
6.获取待测对象的测试验证链路中各组件的损耗，得到组件损耗；其中，所述测试验证链路剔除了isi板；
7.获取目标链路损耗；其中，所述目标链路损耗为对所述待测对象进行pcie信号完整性验证，所述测试验证链路需要达到的损耗；
8.确定各所述组件损耗的总损耗与所述目标链路损耗之间的差值，得到差量损耗；
9.模拟所述差量损耗对应的s参数模型；
10.将所述s参数模型嵌入所述测试验证链路，以利用所述测试验证链路对所述待测
对象的pcie信号完整性进行验证。
11.可选的，所述测试验证链路包括夹具走线，相应的，获取所述夹具走线的损耗包括：
12.获取所述夹具走线的单位长度损耗；
13.利用所述单位长度损耗以及所述夹具走线的总长度，确定所述夹具走线的损耗。
14.可选的，所述获取所述夹具走线的单位长度损耗，包括：
15.分别获取夹具中两条走线的走线损耗；
16.计算所述两条走线的长度差；其中，所述长度差大于长度差阈值；
17.利用所述长度差以及所述走线损耗确定所述夹具走线的单位长度损耗。
18.可选的，若所述待测对象为mb板，所述夹具走线为clb走线，所述测试验证链路还包括smp接线头以及sma同轴线。
19.可选的，若所述待测对象为aic，所述夹具走线为cbb走线，所述测试验证链路还包括smp接线头、cem连接器以及sma同轴线。
20.可选的，获取smp接线头的损耗，包括：
21.获取第一链路损耗；其中，所述第一链路损耗为测量所述smp接线头的第一vna测量链路的损耗；
22.利用所述第一链路损耗与所述第一vna测量链路中其他组件的损耗确定所述smp接线头的损耗。
23.可选的，获取cem连接器的损耗，包括：
24.获取第二链路损耗，其中，所述第二链路损耗为测量所述cem连接器的第二vna测量链路的损耗；
25.利用所述第二链路损耗与所述第二vna测量链路中其他组件的损耗确定所述cem连接器的损耗。
26.第二方面，本技术公开了一种pcie信号完整性验证装置，包括：
27.组件损耗获取模块，用于获取待测对象的测试验证链路中各组件的损耗，得到组件损耗；其中，所述测试验证链路剔除了isi板；
28.链路损耗获取模块，用于获取目标链路损耗；其中，所述目标链路损耗为对所述待测对象进行pcie信号完整性验证，所述测试验证链路需要达到的损耗；
29.差量损耗获取模块，用于确定各所述组件损耗的总损耗与所述目标链路损耗之间的差值，得到差量损耗；
30.模拟模块，用于模拟所述差量损耗对应的s参数模型；
31.嵌入模块，用于将所述s参数模型嵌入所述测试验证链路，以利用所述测试验证链路对所述待测对象的pcie信号完整性进行验证。
32.第三方面，本技术公开了一种电子设备，包括处理器和存储器；其中，
33.所述存储器，用于保存计算机程序；
34.所述处理器，用于执行所述计算机程序以实现前述的pcie信号完整性验证方法。
35.第四方面，本技术公开了一种计算机可读存储介质，用于保存计算机程序，其中，所述计算机程序被处理器执行时实现前述的pcie信号完整性验证方法。
36.可见，本技术先获取待测对象的测试验证链路中各组件的损耗，得到组件损耗，其
中，所述测试验证链路剔除了isi板，之后获取目标链路损耗，其中，所述目标链路损耗为对所述待测对象进行pcie信号完整性验证，所述测试验证链路需要达到的损耗，之后确定各所述组件损耗的总损耗与所述目标链路损耗之间的差值，得到差量损耗，然后模拟所述差量损耗对应的s参数模型，最后将所述s参数模型嵌入所述测试验证链路，以利用所述测试验证链路对所述待测对象的pcie信号完整性进行验证。也即，本技术实施例中，在测试验证链路中剔除了isi板，先获取测试验证链路中各组件的损耗，然后确定出当前各组件的总损耗与目标链路损耗之间的差量损耗，模拟差量损耗对应的s参数模型并嵌入测试验证链路，以使测试验证链路达到目标链路损耗，进而对待测对象进行pcie信号完整性验证，这样，无需isi板，简化了测试验证链路的连接配置，消除了不同连接环境的差异，能够降低验证复杂度，并提升验证精度，减少成本。
附图说明
37.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
38.图1为本技术公开的一种pcie信号完整性验证方法流程图；
39.图2为本技术提供的一种现有mb板的测试验证链路原理示意图；
40.图3为本技术提供的一种现有aic的测试验证链路原理示意图；
41.图4为本技术公开的一种pcie信号完整性验证装置结构示意图；
42.图5为本技术公开的一种电子设备结构图。
具体实施方式
43.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
44.在电子行业中，compliance(即一致性测试)是产业界常见测试。物理层一致性测试始于usb(即universal serial bus，通用串行总线)2.0标准，由于采用usb2.0标准的host(即主机)、device(即设备)及hub(即集线器)数量暴增，需要解决各设备之间的物理层和协议层的兼容性和分歧，因此制定了一个统一的标准化的衡量方法来评估各设备的信号质量。一致性测试类似黑盒测试，通常只关注设备外部接口处的信号质量。目前一致性测试已经广泛被各大标准和协议会组织采纳，比如hdmi(即high definition multimedia interface，高清多媒体接口)、displayport(即数字式视频接口标准)、usb3.x、sata(即serial advanced technology attachment，串行高级技术附件)/sas(即serial attached small computer system interface，即串行连接小型计算机系统接口)、pciexpress、thunderbolt(即雷电接口)等，已成为业界广泛接受的用同一把尺子来衡量产品的信号质量是否符合标准的测试的统称，其依据的是各个标准和协会组织定义的cts(即compliance test specification，一致性测试规范)。通过对产品进行一致性测试，除了了解产品是否
符合标准测试规范外，还可以量化信号的各指标距离cts的裕量。如果裕量充分，则意味着可以对产品进行降成本设计，反之则需要重新设计。对于系统厂家，在快速变化的市场和残酷激烈的竞争面前，降低产品成本是亟待解决的问题。对于上游芯片厂家而言，基于其芯片的系统经过一致性测试如果可以显示出有非常高的裕量，则可以表明其产品的性能，为其下游客户的产品设计和开发提供了充分的信心和裕量以供进行降成本设计。因此一致性测试对于整个电子产业是至关重要的。近年来随着数字技术和芯片集成技术的发展，debug(即电子电路调试)在电子产品开发工作中占比越来越小，而一致性测试作为产品最终出货前的一环也日益重要。一致性测试包含要素主要有：统一的测试pattern(即模式)、统一的连接方式以及统一的测试算法和流程。
45.目前，一致性测试中的pcie信号完整性验证，由于pcie4.0 total channel max il(即总最大损耗)＝-28db，分配给end point的target budget为-8db，分配给rootcomplex的target budget为-20db。通常在测mb时，利用clb、smp-smp cable、smp-sma cable、协会统一制定的isi板、-3db filter等夹具凑出8db的损耗来模拟end point的target budget嵌入到测试链路中进行pcie信号完整性验证。在测add-in-card时，利用cbb、smp-smp cable、smp-sma cable、协会统一制定的isi板、-5db filter等夹具凑出20db的损耗来模拟rootcomplex的target budget嵌入到链路中进行信号完整性验证。但是，在产品研发过程中，通常存在多个项目并行开发的情况，这就导致了经常出现人均设备资源不足的状况，如果通过购买多套isi治具板等设备解决此问题，会造成研发成本提升。并且，由于多个项目并行开发，各个模块插拔拆卸会很频繁，所以在使用过程中势必会造成磨损等接触不良甚至损坏等问题，导致即使接相同isi pair的时候损耗也会有差异从而造成测试误差，如果通过多次实测校准损耗，势必会增加研发验证人员的工作量。另外，按照目前的方案较繁杂且容易出错，并且isi板的每个pair都是等step的，存在并不能准确的选取所需的loss pair的情况。为此，本技术提供了一种pcie信号完整性验证方案，能够降低验证复杂度，并提升验证精度，减少成本。
46.参见图1所示，本技术实施例公开了一种pcie信号完整性验证方法，包括：
47.步骤s11：获取待测对象的测试验证链路中各组件的损耗，得到组件损耗；其中，所述测试验证链路剔除了isi板。
48.在一种实施方式中，待测对象为mb板，夹具走线为clb走线，测试验证链路还包括smp接线头以及sma同轴线。参见图2所示，图2为本技术实施例提供的一种现有mb板的测试验证链路原理示意图，用于对mb板的pcie4.0信号进行完整性验证，包括clb、smp-smp线缆、smp-sma线缆也即sma同轴线、协会统一制定的isi板、-3db filter(即滤波器)等夹具凑出8db的损耗来模拟end point的target budget嵌入到测试验证链路中进行验证，其中，clb走线为tx走线。而本技术实施例剔除了isi板，相应的也不需要smp-smp线缆，而是直接将sma同轴线连接到clb上的smp接线头上，并剔除-3db filter，形成测试验证链路。
49.在另一种实施方式中，待测对象为aic，夹具走线为cbb走线，测试验证链路还包括smp接线头、cem连接器以及sma同轴线。参见图3所示，图3为本技术实施例提供的一种现有aic的测试验证链路原理示意图，用于对aic的pcie4.0信号进行完整性验证，包括：cbb、smp-smp线缆、smp-sma线缆、协会统一制定的isi板、-5db filter等夹具凑出20db的损耗来模拟rootcomplex的target budget嵌入到链路中进行验证。而本技术实施例剔除了isi板，
相应的也不需要smp-smp线缆，而是直接将sma同轴线连接到cbb上的smp接线头上，并剔除-5db filter，形成测试验证链路。
50.需要指出的是，clb用于将主板的pcie信号转接入示波器。对于一般的系统板，其对外提供的pcie接口一般是标准金手指插槽，这种插槽是没法直接接示波器线缆的接口的，因此这里需要一个clb板转接，同时clb板还提供了其他测试的辅助功能。测试板提供了x2、x4、x8、x16金手指，用于不同带宽情况；另外clb板的正面和反面都装有smp连接器，一般情况会将tx和rx信号分别在正面和反面连接器引出。这个测试板可以兼容测试pcie gen1～gen4。isi用于pcie物理链路衰减，提供基频频点下所需的插损。
51.进一步的，获取所述夹具走线的损耗的具体步骤包括：获取所述夹具走线的单位长度损耗；利用所述单位长度损耗以及所述夹具走线的总长度，确定所述夹具走线的损耗。可以理解是的，单位长度损耗以及夹具走线的总长度的乘积即为夹具走线的损耗。
52.并且，本技术实施例可以先分别获取夹具中两条走线的走线损耗，之后计算所述两条走线的长度差；其中，所述长度差大于长度差阈值，然后利用所述长度差以及所述走线损耗确定所述夹具走线的单位长度损耗。可以理解的是，两条走线中的走线损耗之差除以两条走线的长度差即为夹具走线的单位长度损耗。例如，计算cbb/clb夹具上每英寸走线损耗，通过vna测量两条走线中的长走线和短走线的损耗，长短走线长度差为10inch，il/inch＝(il long trace-il short trace)/10，其中，il(即insertion loss，插入损耗)，long trace即长走线，short trace即短走线。这样，通过两条长度差大于长度差阈值的夹具走线的损耗之差以及长度差确定夹具走线的单位长度损耗，可以去嵌掉测量设备、线缆、夹具、探棒等其他因素的影响，让计算得到的单位长度的走线损耗更精确。
53.需要指出的是，选取的两条走线可以为clb走线、也可以为cbb走线。并且，可以通过vna(即vector network analyzer，矢量网络分析仪)测量每条走线的走线损耗。其中，cbb用于将aic的pcie信号转接入示波器。vna用于测量板端不同频点下的损耗。
54.进一步的，获取smp接线头的损耗的具体步骤包括：获取第一链路损耗；其中，所述第一链路损耗为测量所述smp接线头的第一vna测量链路的损耗；利用所述第一链路损耗与所述第一vna测量链路中其他组件的损耗确定所述smp接线头的损耗。
55.其中，第一vna测量链路中包括1条夹具走线，2个smp接线头、2条smp-sma线缆，其中夹具走线两端设有两个2个smp接线头，每个smp接线头通过一条smp-sma线缆与vna相连，形成第一vna测量链路。例如，其中夹具走线的绝对长度为10.57inch，smp-sma线缆的损耗0.2225db为，则smp接线头的损耗计算公式为：coaxial launch il＝(il long trace-(10.57*il/inch)-(2*il smp-sma cable))/2；coaxial launch il表示smp接线头的损耗，il long trace表示vna测量出损耗值，也即第一链路损耗，il/inch表示夹具走线的单位长度损耗，il smp-sma cable表示smp-sma线缆损耗。
56.进一步的，获取cem连接器的损耗，包括：获取第二链路损耗，其中，所述第二链路损耗为测量所述cem连接器的第二vna测量链路的损耗；利用所述第二链路损耗与所述第二vna测量链路中其他组件的损耗确定所述cem连接器的损耗。
57.其中，第二vna测量链路中包括clb rx走线、clb tx走线、以及cbb tx走线，cem连接器、两个2个smp接线头、2条smp-sma线缆，在第二vna测量链路中，clb和cbb通过cem连接器对接，cbb tx走线两端设有2个smp接线头，每个smp接线头通过一条smp-sma线缆与vna相
连，形成第一vna测量链路。例如，clb rx走线长度4inch，cbb tx走线3inch，clb tx走线2inch。cem连接器的损耗计算公式为mated cem il＝cbb il-2*il smp-sma cable-il/inch*(cbb trace length clb trace length)-2*coaxial launch il。其中，cbb il表示第二链路损耗也即vna测量的clb和cbb对接的插损，il smp-sma cable表示smp-sma线缆损耗，cbb trace length表示cbb走线长度，本例为4 3，clb trace length表示clb走线长度，本例为3。coaxial launch il表示smp接线头损耗。
58.并且，本技术实施例可以通过vna测量sma同轴线的损耗。
59.步骤s12：获取目标链路损耗；其中，所述目标链路损耗为对所述待测对象进行pcie信号完整性验证，所述测试验证链路需要达到的损耗。
60.在具体的实施方式中，若pcie信号为pcie4.0信号，且待测对象为mb板，且则目标链路损耗为8db。若pcie信号为pcie4.0信号，且待测对象为aic，则目标链路断货为20db。当然在另外一些实施例，本技术提供的方案也可以适用于其他pcie信号的完整性验证。
61.步骤s13：确定各所述组件损耗的总损耗与所述目标链路损耗之间的差值，得到差量损耗。
62.在具体的实施方式中，若待测对象为mb板，则差量损耗＝目标链路损耗-clb走线的损耗-smp接线头的损耗-sma同轴线的损耗。若所述待测对象为aic，则差量损耗＝目标链路损耗-cbb走线的损耗-smp接线头的损耗-cem连接器的损耗-sma同轴线的损耗。
63.步骤s14：模拟所述差量损耗对应的s参数模型。
64.在具体的实施方式中，差量损耗为损耗要求，可以通过仿真软件或者vna设备等模拟出在基频下满足损耗要求的s参数，提取并保存s4p文件，得到s参数模型。
65.例如，通过测量和计算，得到在4g/8g/12.89g等不同频点下的差量损耗分别为1.5db/2.5db/5db，通过eda自动化仿真软件或者vna等设备拟合出一个符合要求的损耗曲线，然后提取并保存成s4p文件格式，得到s参数模型。
66.步骤s15：将所述s参数模型嵌入所述测试验证链路，以利用所述测试验证链路对所述待测对象的pcie信号完整性进行验证。
67.在实际测量过程中，可以把s参数模型直接通过示波器的fiter文件设置嵌入到整个实际测试验证链路拓扑中。
68.可见，本技术实施例先获取待测对象的测试验证链路中各组件的损耗，得到组件损耗，其中，所述测试验证链路剔除了isi板，之后获取目标链路损耗，其中，所述目标链路损耗为对所述待测对象进行pcie信号完整性验证，所述测试验证链路需要达到的损耗，之后确定各所述组件损耗的总损耗与所述目标链路损耗之间的差值，得到差量损耗，然后模拟所述差量损耗对应的s参数模型，最后将所述s参数模型嵌入所述测试验证链路，以利用所述测试验证链路对所述待测对象的pcie信号完整性进行验证。也即，本技术实施例中，在测试验证链路中剔除了isi板，先获取测试验证链路中各组件的损耗，然后确定出当前各组件的总损耗与目标链路损耗之间的差量损耗，模拟差量损耗对应的s参数模型并嵌入测试验证链路，以使测试验证链路达到目标链路损耗，进而对待测对象进行pcie信号完整性验证，这样，无需isi板，简化了测试验证链路的连接配置，消除了不同连接环境的差异，能够降低验证复杂度，并提升验证精度，减少成本。
69.进一步的，参见图4所示，本技术实施公开了了一种pcie信号完整性验证装置，包
括：
70.组件损耗获取模块11，用于获取待测对象的测试验证链路中各组件的损耗，得到组件损耗；其中，所述测试验证链路剔除了isi板；
71.链路损耗获取模块12，用于获取目标链路损耗；其中，所述目标链路损耗为对所述待测对象进行pcie信号完整性验证，所述测试验证链路需要达到的损耗；
72.差量损耗获取模块13，用于确定各所述组件损耗的总损耗与所述目标链路损耗之间的差值，得到差量损耗；
73.模拟模块14，用于模拟所述差量损耗对应的s参数模型；
74.嵌入模块15，用于将所述s参数模型嵌入所述测试验证链路，以利用所述测试验证链路对所述待测对象的pcie信号完整性进行验证。
75.可见，本技术实施例先获取待测对象的测试验证链路中各组件的损耗，得到组件损耗，其中，所述测试验证链路剔除了isi板，之后获取目标链路损耗，其中，所述目标链路损耗为对所述待测对象进行pcie信号完整性验证，所述测试验证链路需要达到的损耗，之后确定各所述组件损耗的总损耗与所述目标链路损耗之间的差值，得到差量损耗，然后模拟所述差量损耗对应的s参数模型，最后将所述s参数模型嵌入所述测试验证链路，以利用所述测试验证链路对所述待测对象的pcie信号完整性进行验证。也即，本技术实施例中，在测试验证链路中剔除了isi板，先获取测试验证链路中各组件的损耗，然后确定出当前各组件的总损耗与目标链路损耗之间的差量损耗，模拟差量损耗对应的s参数模型并嵌入测试验证链路，以使测试验证链路达到目标链路损耗，进而对待测对象进行pcie信号完整性验证，这样，无需isi板，简化了测试验证链路的连接配置，消除了不同连接环境的差异，能够降低验证复杂度，并提升验证精度，减少成本。
76.其中，所述测试验证链路包括夹具走线，相应的，组件损耗获取模块11，具体包括：
77.单位长度损耗获取子模块，用于获取所述夹具走线的单位长度损耗；
78.夹具走线损耗获取子模块，用于利用所述单位长度损耗以及所述夹具走线的总长度，确定所述夹具走线的损耗。
79.单位长度损耗获取子模块，具体包括：
80.走线损耗获取单元，用于分别获取夹具中两条走线的走线损耗；
81.长度差获取单元，用于计算所述两条走线的长度差；其中，所述长度差大于长度差阈值；
82.单位长度损耗确定单元，用于利用所述长度差以及所述走线损耗确定所述夹具走线的单位长度损耗。
83.在一种实施方式中，若所述待测对象为mb板，所述夹具走线为clb走线，所述测试验证链路还包括smp接线头以及sma同轴线。
84.在另一种实施方式中，若所述待测对象为aic，所述夹具走线为cbb走线，所述测试验证链路还包括smp接线头、cem连接器以及sma同轴线。
85.相应的，组件损耗获取模块11，用于获取smp接线头的损耗，具体用于获取第一链路损耗；其中，所述第一链路损耗为测量所述smp接线头的第一vna测量链路的损耗；利用所述第一链路损耗与所述第一vna测量链路中其他组件的损耗确定所述smp接线头的损耗。
86.组件损耗获取模块11，用于获取cem连接器的损耗，具体用于获取第二链路损耗，
其中，所述第二链路损耗为测量所述cem连接器的第二vna测量链路的损耗；利用所述第二链路损耗与所述第二vna测量链路中其他组件的损耗确定所述cem连接器的损耗。
87.参见图5所示，本技术实施例公开了一种电子设备20，包括处理器21和存储器22；其中，所述存储器22，用于保存计算机程序；所述处理器21，用于执行所述计算机程序，前述实施例公开的pcie信号完整性验证方法。
88.关于上述pcie信号完整性验证方法的具体过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
89.并且，所述存储器22作为资源存储的载体，可以是只读存储器、随机存储器、磁盘或者光盘等，存储方式可以是短暂存储或者永久存储。
90.另外，所述电子设备20还包括电源23、通信接口24、输入输出接口25和通信总线26；其中，所述电源23用于为所述电子设备20上的各硬件设备提供工作电压；所述通信接口24能够为所述电子设备20创建与外界设备之间的数据传输通道，其所遵循的通信协议是能够适用于本技术技术方案的任意通信协议，在此不对其进行具体限定；所述输入输出接口25，用于获取外界输入数据或向外界输出数据，其具体的接口类型可以根据具体应用需要进行选取，在此不进行具体限定。
91.进一步的，本技术实施例还公开了一种计算机可读存储介质，用于保存计算机程序，其中，所述计算机程序被处理器执行时实现前述实施例公开的pcie信号完整性验证方法。
92.关于上述pcie信号完整性验证方法的具体过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
93.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
94.结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(ram)、内存、只读存储器(rom)、电可编程rom、电可擦除可编程rom、寄存器、硬盘、可移动磁盘、cd-rom、或技术领域内所公知的任意其它形式的存储介质中。
95.以上对本技术所提供的一种pcie信号完整性验证方法、装置、设备及介质进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的方法及其核心思想；同时，对于本领域的一般技术人员，依据本技术的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本技术的限制。