用于低时延页解压缩和压缩加速的电路和方法与流程

技术特征：
1.一种装置，包括：硬件处理器核心；以及与所述硬件处理器核心耦合的加速器电路，所述加速器电路包括解压缩器电路和直接存储器访问电路，用于：响应于从所述硬件处理器核心发送的第一描述符，使得所述解压缩器电路将来自所述直接存储器访问电路的压缩数据解压缩成解压缩数据并且将所述解压缩数据存储在所述加速器电路中的缓冲器中，并且响应于从所述硬件处理器核心与所述第一描述符分开发送的第二描述符，使得所述解压缩数据被所述直接存储器访问电路从所述缓冲器写入到所述加速器电路外部的存储器。2.如权利要求1所述的装置，其中所述加速器电路用于将所述解压缩数据写入到所述存储器中的由所述第二描述符而不是所述第一描述符指定的目的地地址。3.如权利要求2所述的装置，其中所述第二描述符包括至少一个值，该至少一个值指示出所述第二描述符为响应于所述第一描述符而生成的所述解压缩数据提供所述目的地地址。4.如权利要求3所述的装置，其中所述至少一个值在所述第一描述符和所述第二描述符中是所述压缩数据的相同源地址。5.如权利要求1所述的装置，其中所述加速器电路用于：响应于从所述硬件处理器核心发送的所述第一描述符，当所述加速器电路中的所述缓冲器达到来自所述解压缩的所述解压缩数据的充满阈值时，使得所述解压缩器电路停滞对所述压缩数据的解压缩；并且响应于从所述硬件处理器核心与所述第一描述符分开发送的所述第二描述符，使得所述解压缩数据被所述直接存储器访问电路从所述缓冲器写入到所述加速器电路外部的所述存储器，并且恢复对所述压缩数据的解压缩。6.如权利要求1所述的装置，还包括第二加速器电路，该第二加速器电路包括第二解压缩器电路和第二直接存储器访问电路，其中所述加速器电路用于响应于所述第一描述符，锁定所述解压缩器电路以免解压缩其他压缩数据。7.如权利要求6所述的装置，其中所述加速器电路用于响应于所述第二描述符，在所述压缩数据的解压缩完成之后解除对所述解压缩器电路解压缩其他压缩数据的锁定。8.如权利要求1-7中任一项所述的装置，其中所述硬件处理器核心包括：解码器电路，用于将包括第一操作码的第一指令解码成经解码的第一指令并且将包括第二操作码的第二指令解码成经解码的第二指令，所述第一操作码指示执行电路生成所述第一描述符并且使得所述第一描述符被发送到所述加速器电路，并且所述第二操作码指示所述执行电路生成所述第二描述符并且使得所述第二描述符被发送到所述加速器电路，以及所述执行电路，用于根据所述第一操作码执行所述经解码的第一指令以生成所述第一描述符并且使得所述第一描述符被发送到所述加速器电路，并且根据所述第二操作码执行所述经解码的第二指令以生成所述第二描述符并且使得所述第二描述符被发送到所述加速器电路。9.一种方法，包括：
由系统的硬件处理器核心将第一描述符发送到加速器电路，该加速器电路与所述硬件处理器核心耦合并且具有解压缩器电路和直接存储器访问电路；响应于接收到所述第一描述符，由所述解压缩器电路将来自所述直接存储器访问电路的压缩数据解压缩成解压缩数据，并且将所述解压缩数据存储在所述加速器电路中的缓冲器中；由所述系统的所述硬件处理器核心将第二描述符与所述第一描述符分开发送到所述加速器电路，并且响应于接收到所述第二描述符，由所述直接存储器访问电路将所述解压缩数据从所述缓冲器写入到所述加速器电路外部的存储器。10.如权利要求9所述的方法，其中所述解压缩数据的写入是写入到所述存储器中的由所述第二描述符而不是所述第一描述符指定的目的地地址。11.如权利要求10所述的方法，其中发送所述第二描述符包括发送至少一个值，该至少一个值指示出所述第二描述符为响应于所述第一描述符而生成的所述解压缩数据提供所述目的地地址。12.如权利要求11所述的方法，其中所述至少一个值在所述第一描述符和所述第二描述符中是所述压缩数据的相同源地址。13.如权利要求9所述的方法，还包括：响应于接收到所述第一描述符，当所述加速器电路中的所述缓冲器达到来自所述解压缩的所述解压缩数据的充满阈值时，停滞由所述解压缩器电路对所述压缩数据的解压缩；并且响应于接收到所述第二描述符，由所述直接存储器访问电路将所述解压缩数据从所述缓冲器写入到所述加速器电路外部的所述存储器，并且恢复对所述压缩数据的解压缩。14.如权利要求9所述的方法，其中所述系统还包括第二加速器电路，该第二加速器电路包括第二解压缩器电路和第二直接存储器访问电路，并且所述方法还包括：响应于接收到所述第一描述符，锁定所述解压缩器电路以免解压缩其他压缩数据。15.如权利要求14所述的方法，还包括：响应于接收到所述第二描述符，在所述压缩数据的解压缩完成之后解除对所述解压缩器电路解压缩其他压缩数据的锁定。16.如权利要求9-15中任一项所述的方法，还包括：由所述硬件处理器核心的解码器电路将包括第一操作码的第一指令解码成经解码的第一指令并且将包括第二操作码的第二指令解码成经解码的第二指令，所述第一操作码指示执行电路生成所述第一描述符并且使得所述第一描述符被发送到所述加速器电路，并且所述第二操作码指示所述执行电路生成所述第二描述符并且使得所述第二描述符被发送到所述加速器电路，并且由所述硬件处理器核心的所述执行电路根据所述第一操作码执行所述经解码的第一指令以生成所述第一描述符并且使得所述第一描述符被发送到所述加速器电路，并且根据所述第二操作码执行所述经解码的第二指令以生成所述第二描述符并且使得所述第二描述符被发送到所述加速器电路。17.一种装置，包括：硬件处理器核心；
存储器；以及与所述硬件处理器核心和所述存储器耦合的加速器电路，所述加速器电路包括解压缩器电路和直接存储器访问电路，用于：响应于从所述硬件处理器核心发送的第一描述符，使得所述解压缩器电路将来自所述存储器的压缩数据解压缩成解压缩数据并且将所述解压缩数据存储在所述加速器电路中的缓冲器中，并且响应于从所述硬件处理器核心与所述第一描述符分开发送的第二描述符，使得所述解压缩数据被所述直接存储器访问电路从所述缓冲器写入到所述存储器。18.如权利要求17所述的装置，其中所述加速器电路用于将所述解压缩数据写入到所述存储器中的由所述第二描述符而不是所述第一描述符指定的目的地地址。19.如权利要求18所述的装置，其中所述第二描述符包括至少一个值，该至少一个值指示出所述第二描述符为响应于所述第一描述符而生成的所述解压缩数据提供所述目的地地址。20.如权利要求19所述的装置，其中所述至少一个值在所述第一描述符和所述第二描述符中是所述压缩数据的相同源地址。21.如权利要求17所述的装置，其中所述加速器电路用于：响应于从所述硬件处理器核心发送的所述第一描述符，当所述加速器电路中的所述缓冲器达到来自所述解压缩的所述解压缩数据的充满阈值时，使得所述解压缩器电路停滞对所述压缩数据的解压缩；并且响应于从所述硬件处理器核心与所述第一描述符分开发送的所述第二描述符，使得所述解压缩数据被所述直接存储器访问电路从所述缓冲器写入到所述加速器电路外部的所述存储器，并且恢复对所述压缩数据的解压缩。22.如权利要求17所述的装置，还包括第二加速器电路，该第二加速器电路包括第二解压缩器电路和第二直接存储器访问电路，其中所述加速器电路用于响应于所述第一描述符，锁定所述解压缩器电路以免解压缩其他压缩数据。23.如权利要求22所述的装置，其中所述加速器电路用于响应于所述第二描述符，在所述压缩数据的解压缩完成之后解除对所述解压缩器电路解压缩其他压缩数据的锁定。24.如权利要求17-23中任一项所述的装置，其中所述硬件处理器核心包括：解码器电路，用于将包括第一操作码的第一指令解码成经解码的第一指令并且将包括第二操作码的第二指令解码成经解码的第二指令，所述第一操作码指示执行电路生成所述第一描述符并且使得所述第一描述符被发送到所述加速器电路，并且所述第二操作码指示所述执行电路生成所述第二描述符并且使得所述第二描述符被发送到所述加速器电路，以及所述执行电路，用于根据所述第一操作码执行所述经解码的第一指令以生成所述第一描述符并且使得所述第一描述符被发送到所述加速器电路，并且根据所述第二操作码执行所述经解码的第二指令以生成所述第二描述符并且使得所述第二描述符被发送到所述加速器电路。

技术总结
本公开涉及用于低时延页解压缩和压缩加速的电路和方法。描述了用于低时延页解压缩和压缩加速的系统、方法和装置。在一个实施例中，一种片上系统(SoC)包括硬件处理器核心，以及与硬件处理器核心耦合的加速器电路，加速器电路包括解压缩器电路和直接存储器访问电路，用于：响应于从硬件处理器核心发送的第一描述符，使得解压缩器电路将来自直接存储器访问电路的压缩数据解压缩成解压缩数据并且将解压缩数据存储在加速器电路中的缓冲器中；并且响应于从硬件处理器核心与第一描述符分开发送的第二描述符，使得解压缩数据被直接存储器访问电路从缓冲器写入到加速器电路外部的存储器。器。器。


技术研发人员：维诺达
受保护的技术使用者：英特尔公司
技术研发日：2021.11.24
技术公布日：2022/6/28