用于浮点尾数的舍入电路的制作方法

技术特征：
1.一种系统，包括：算术电路，其生成浮点尾数并且包括：传播网络，其基于多个输入位来计算所述浮点尾数；以及舍入电路，其舍入所述浮点尾数，其中，所述舍入电路包括：用于所述浮点尾数的舍入位置处的复用器，其选择性地输入所述多个输入位中的第一输入位或舍入位；以及或门，其将所述多个输入位中的第二输入位与所述舍入位进行或运算，其中，所述第二输入位是比所述第一输入位低的有效位。2.根据权利要求1所述的系统，其中，所述算术电路包括乘法器电路，所述乘法器电路包括：第一输入，其接收第一浮点数；以及第二输入，其接收第二浮点数，其中，所述算术电路至少部分地基于所述第一浮点数和所述第二浮点数的乘法来生成所述浮点尾数。3.根据权利要求2所述的系统，其中，所述乘法器电路包括加法器，所述加法器将一个或多个值加在一起，以至少部分地基于第一浮点数和第二浮点数来生成所述多个输入位。4.根据权利要求1所述的系统，包括输出复用器，其从所述传播网络接收所述浮点尾数并且将所述浮点尾数归一化。5.根据权利要求1所述的系统，其中，所述多个输入位至少部分地基于对在多个异或门处接收到的值的异或运算。6.根据权利要求5所述的系统，其中，所述多个输入位包括：根据在多个与门处接收到的值生成的生成位；以及根据在多个或门处接收到的值生成的传播位。7.根据权利要求1-6中任一项所述的系统，其中，所述传播网络包括并行前缀传播电路。8.根据权利要求1-6中任一项所述的系统，其中，所述舍入电路包括：用于所述浮点尾数的附加舍入位置处的多个附加复用器，其选择性地输入所述多个输入位中的相应输入位或多个附加舍入位中的相应舍入位；以及多个附加或门，其将所述多个输入位中的相应输入位与所述舍入位进行或运算，其中，多个附加复用器中的每一个对应于所述多个附加或门中的一个或多个或门以及所述附加舍入位置中的相应附加舍入位置，其中，对应的一个或多个或门与比所述多个附加复用器中的相应附加复用器低的有效位相关联。9.根据权利要求8所述的系统，其中，所述多个附加复用器对应于所述多个输入位的非连续位。10.根据权利要求9所述的系统，其中，所述多个附加或门的数量大于所述多个附加复用器的数量。11.一种方法，包括：接收两个值；基于所述两个值的相应位对来生成输入位；针对组合所述两个值的结果，确定舍入位；
将所述输入位中的至少一些传输到传播网络；在所述传播网络中，至少部分地基于所述输入位中的所述至少一些来生成输出；使用舍入复用器，选择性地传输所述输入位中的第一输入位或所述传播网络的第一位置处的舍入位；将所述输入位中的第二输入位连同所述传播网络的第二位置处的所述舍入位一起传输到或门，其中，所述第一位置包括舍入位置，并且所述第二位置处于所述输入位的较低的有效值处；以及至少部分地基于所述舍入复用器的输出和所述或门的输出，来舍入所述输出。12.根据权利要求11所述的方法，其中，生成所述输入位包括：对所述相应的位对进行异或运算，对所述相应的位对进行与运算，以及对所述相应的位对进行或运算。13.根据权利要求12所述的方法，其中，所述第二输入位是对相应的位对进行或运算的结果。14.根据权利要求12所述的方法，其中，所述输出包括进位位。15.根据权利要求14所述的方法，其中，所述进位位与所述相应的位对的异或运算的相应输出进行异或运算以生成结果位。16.根据权利要求11-15中任一项所述的方法，包括在输出复用器中归一化所述结果位。17.根据权利要求16所述的方法，其中，所述输出复用器中的归一化至少部分地基于来自所述传播网络的溢出。18.根据权利要求17所述的方法，其中，所述溢出基于所述传播网络的最高有效位。19.一种系统，包括：算术电路，其生成浮点尾数并且包括：传播网络，其基于多个输入位来计算所述浮点尾数；以及舍入电路，其将所述浮点尾数舍入到多个舍入位置之一，其中，所述舍入位置对应于：用于所述浮点尾数的相应舍入位置处的相应复用器，其选择性地输入所述多个输入位中的第一输入位或舍入位；以及或门，其将所述多个输入位中的第二输入位与所述舍入位进行或运算，其中，所述第二输入位是比所述第一输入位低的有效位。20.根据权利要求19所述的系统，其中，所述多个舍入位置包括所述多个输入位的非连续位。

技术总结
系统和方法包括生成浮点尾数的算术电路，并且包括基于输入位计算浮点尾数的传播网络。系统和方法还包括舍入浮点尾数的舍入电路。舍入电路包括在用于浮点尾数的舍入位置处的复用器，其选择性地输入输入位的第一输入位或舍入位。舍入电路还包括将输入位的第二输入位与舍入位进行或运算的或门。此外，第二输入位是比第一输入位低的有效位。比第一输入位低的有效位。比第一输入位低的有效位。


技术研发人员：M
受保护的技术使用者：英特尔公司
技术研发日：2021.11.17
技术公布日：2022/6/28