一种模拟分频器的制作方法

1.本技术涉及分频器领域，特别是涉及一种模拟分频器。


背景技术：

2.在现有技术中，高速dram产品为了解决时钟通路的频率上限问题，一般会在接收到的时钟信号wckt/wckc之后加入一个数字时钟分频器，通过数字时钟分频器将时钟信号进行降频之后，再传递至后续电路。
3.随着dram产品接口的不断升级，输入时钟的频率不断地提高，然而数字分频器存在频率上限，无法满足高速dram芯片中对时钟输入频率的要求。当输入时钟频率超过数字分频器的工作频率上限，导致分频功能出错，无法完成正常分频功能。


技术实现要素：

4.本技术提供了一种模拟分频器，该模拟分频器包括第一模拟锁存器与第二模拟锁存器，第一模拟锁存器的输出端连接第二模拟锁存器的输入端，第二模拟锁存器的输出端连接第一模拟锁存器的输入端；
5.模拟分频器接收模拟信号，通过第一模拟锁存器与第二模拟锁存器对模拟信号进行放大及采样处理，以实现对模拟信号的分频。
6.本技术的有益效果是：区别于现有技术，本技术通过设置第一模拟锁存器的输出端连接第二模拟锁存器的输入端，且第二模拟锁存器的输出端连接第一模拟锁存器的输入端，实现对模拟信号的分频。
7.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本技术。
附图说明
8.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
9.图1是本技术模拟分频器一实施例的第一结构示意图；
10.图2是本技术模拟分频器一实施例的第二结构示意图；
11.图3是本技术第一模拟锁存器的电路示意图；
12.图4是本技术第二模拟锁存器的电路示意图；
13.图5是本技术保护电路的电路示意图。
具体实施方式
14.为使本领域的技术人员更好地理解本技术的技术方案，下面结合附图和具体实施
方式对本技术所提供的模拟分频器做进一步详细描述。可以理解的是，所描述的实施例仅仅是本技术一部分实施例，而不是全部实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
15.本技术中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
16.在现有技术中，高速dram(dynamic random access memory，动态随机存取存储器)产品通常会在接收到的时钟信号wckt/wckc之后加入一个数字时钟分频器，通过数字时钟分频器将时钟信号进行降频之后，再传递至后续电路。
17.随着dram产品接口的不断升级，输入时钟的频率不断地提高。然而数字分频器存在频率上限，无法满足高速dram芯片中对时钟输入频率的要求。当输入时钟频率超过数字分频器的工作频率上限，导致分频功能出错，无法完成正常分频功能。
18.以lpddr5 dram产品为例，输入时钟的频率最高可达3.2ghz，也就是说一个wck(write clock，书写器时钟)的时钟周期仅仅为312.5ps。
19.传统的数字分频器能够工作的频率上限可以通过如下公式进行计算：
20.tc2q tinv tds《twckt/2
21.其中，tc2q代表着数字分频器的d触发器的时钟端到输出端的传递延迟，tinv代表着数字分频器的反相器的传递延迟，tds代表着数字分频器的dff触发器的数据建立时间，twckt代表一个时钟触的时钟周期。
22.在dram 25nm的工艺中，包括ff(fast-pmos fast-nmos)工艺角、tt(typical-pmos typical-nmos)工艺角及ss(slow-pmos slow-nmos)工艺角，ff工艺角对时间参数的影响最小。具体地，在tt工艺角下，tc2q的时间大概在100ps，tinv的时间大概在50～60ps，tds值大约为50ps。所以根据上述公式计算，数字分频器的最高工作频率不会超过3.2ghz。
23.而且，在ss工艺角下，以上三个时间参数都会增加30～50％，所以ss工艺角下，数字分频器最高工作频率不会超过2ghz，无法满足lpddr5 dram产品中对于高速时钟分频功能的要求。
24.本技术提供一种模拟分频器，以实现大尺寸工艺的dram产品实现高速时钟分频的功能，同时减小工艺角pvt(工艺电压温度)对分频器的工作频率上限的影响，保证良好的高频功能和性能。请参阅图1，图1是本技术模拟分频器一实施例的第一结构示意图。如图1所示，模拟分频器1包括第一模拟锁存器10与第二模拟锁存器20。
25.其中，第一模拟锁存器10的输出端连接第二模拟锁存器20的输入端，第二模拟锁存器20的输出端连接第一模拟锁存器10的输入端。可选地，在本实施例中，第一模拟锁存器10与第二模拟锁存器20为cml(current mode logic，电流模逻辑)锁存器，处理的模拟信号为模拟cml信号，不受数字dff的tc2q延迟参数的影响，可以实现比较高的时钟分频，很好地解决了时钟通路上面的频率上限问题。
26.具体地，模拟分频器1接收模拟信号，通过第一模拟锁存器10与第二模拟锁存器20对模拟信号进行放大及采样处理，以实现对模拟信号的分频。
27.其中，模拟信号包括互为差分信号的第一模拟信号与第二模拟信号，第一模拟信号具体为wckc时钟信号，第二模拟信号具体为wckt时钟信号。第一模拟锁存器10与第二模拟锁存器20分别接收wckt时钟信号和wckc时钟信号，通过wckt时钟信号和wckc时钟信号的变化，控制第一模拟锁存器10与第二模拟锁存器20处于不同的工作状态。
28.具体地，第一模拟锁存器10与第二模拟锁存器20中的任一者处于采样状态，另一者处于放大状态。具体地，响应于第一模拟锁存器10处于采样状态时，第二模拟锁存器20处于放大状态；响应于第一模拟锁存器10处于放大状态时，第二模拟锁存器20处于采样状态。
29.结合图1，进一步参与图2，图2是本技术模拟分频器一实施例的第二结构示意图。如图2所示，第一模拟锁存器10包括第一采样电路11、第一初始设置电路12、第一放大电路13以及第一偏置尾电流电路14。
30.其中，第一采样电路11的第一输入端接收第一模拟信号，即接收wckc时钟信号，wckc时钟信号用于控制第一采样电路11工作，以使第一模拟锁存器10处于采样状态。具体地，wckc时钟信号为周期变化信号，当wckc时钟信号处于电平上升状态时，即由0电平变化为1电平，第一采样电路11工作；当wckc时钟信号处于电平下降状态时，即由1电平变化为0电平，第一采样电路11截止。
31.第一初始设置电路12连接第一采样电路11，用于设置第一模拟锁存器10的初始状态。
32.第一放大电路13连接第一采样电路11，第一放大电路13的第一输入端接收第二模拟信号，即接收wckt时钟信号，wckt时钟信号用于控制第一放大电路13工作，以使第一模拟锁存器10处于放大状态。具体地，wckt时钟信号为周期变化信号，当wckt时钟信号处于电平上升状态时，即由0电平变化为1电平，第一放大电路13工作；即由1电平变化为0电平，当wckt时钟信号处于电平下降状态时，第一放大电路13截止。
33.由于wckc时钟信号与wckt时钟信号互为差分信号，则wckc时钟信号处于电平上升状态，wckt时钟信号处于电平下降状态，此时第一采样电路11工作，第一放大电路13截止，即第一模拟锁存器10处于采样状态；wckc时钟信号处于电平下降状态，wckt时钟信号处于电平上升状态，此时第一采样电路11截止，第一放大电路13工作，即第一模拟锁存器10处于放大状态。
34.具体的，第一初始设置电路12进一步连接第一放大电路13，也即第一初始设置电路连接第一采样电路11以及第一放大电路13，控制第一采样电路11以及第一放大电路13的初始状态。
35.第一偏置尾电流电路14连接第一采样电路11与第一放大电路13，以调节第一模拟锁存器10的尾电流大小，具体的，第一偏置尾电流电路14调节第一采样电路11以及第一放大电路13的尾电流大小。其中，在不同工艺角下，第一模拟锁存器10的工作电压不相同。在ss工艺角下，第一模拟锁存器10的工作电压较小，第一偏置尾电流电路14可增大第一模拟锁存器10的尾电流，以使第一模拟锁存器10的信号强度基本不变，仍保持较好的性能。本实施例通过设置第一偏置尾电流电路14，以使第一模拟锁存器10的工作的最高频率上限受工艺角pvt的影响较小。
36.进一步地，结合图1-2，进一步参与图3，图3是本技术第一模拟锁存器的电路示意图。如图3所示，第一采样电路11包括第一采样管q1、第二采样管q2、第一使能管q3、第一可
变电阻r1以及第二可变电阻r2。
37.具体地，第一可变电阻r1的一端连接第一电压vdd，另一端连接第一采样管q1的第一端；第二可变电阻r2的一端连接第一电压vdd，另一端连接第二采样管q2的第一端；第二采样管q2的第二端连接第一采样管q1的第二端与第一使能管q3的第一端，第一使能管q3的第二端连接第一偏置尾电流电路14，第一使能管q3的控制端接收第一模拟信号wckc。
38.如图3所示，第一初始设置电路12包括第一设置管q4与第二设置管q5，第一设置管q4的第一端连接第一采样管q1的第一端，第一设置管q4的第二端连接第三电压vss，第二设置管q5的一端连接第二采样管q2的第一端，第二设置管q5的第二端连接第三电压vss，第一设置管q4的控制端接收重置信号rst。如图2所示，模拟分频器1还包括保护电路30，第二设置管q5的控制端连接保护电路30。
39.结合图1-3，进一步参见图5，图5是本技术保护电路的电路示意图。如图5所示，保护电路30包括第一保护管q30与第二保护管q29，第一保护管q30的第一端接地，第一保护管q30的第二端连接第二设置管q5的控制端，第二保护管q29的第一端连接第二保护管q29的控制端与第一保护管q30的控制端，第二保护管q29的第二端连接第四电压vdd。
40.如图3所示，第一放大电路13包括第一反馈管q6、第二反馈管q7与第二使能管q8。
41.具体地，第一反馈管q6的第一端连接第一采样管q1的第一端与第二反馈管q7的控制端，第二反馈管q7的第一端连接第二采样管q2的第一端与第一反馈管q6的控制端，第二反馈管q7的第二端连接第一反馈管q6的第二端与第二使能管q8的第一端，第二使能管q8的第二端连接第一偏置尾电流电路14，第二使能管q8的控制端接收第二模拟信号wckt。
42.如图3所示，第一偏置尾电流电路14包括第一控制管q9、第二控制管q10、第三控制管q11、第一电流管q12、第二电流管q13以及第三电流管q14。
43.具体地，第一控制管q9的第一端连接第二控制管q10的第一端、第三控制管q11的第一端、第一使能管q3的第二端以及第二使能管q8的第二端，第一控制管q9的第二端、第二控制管q10的第二端与第三控制管q11的第二端分别连接第一电流管q12的第一端、第二电流管q13的第一端与第三电流管q14的第一端，第一电流管q12的第二端、第二电流管q13的第二端与第三电流管q14的第二端连接第二电压vss。
44.其中，第一控制管q9的控制端、第二控制管q10的控制端与第三控制管q11的控制端分别接收第一控制信号trim bit_1、第二控制信号trim bit_2与第三控制信号trim bit_3，以控制第一控制管q9、第二控制管q10与第三控制管q11导通或截止。
45.本实施例第一偏置尾电流电路14通过控制第一控制管q9、第二控制管q10与第三控制管q11导通的数量，以调节第一模拟锁存器10的尾电流大小。其中，第一控制管q9、第二控制管q10或第三控制管q11导通时的电流份数为一份，当导通数量越多时，电流份数越多，则第一模拟锁存器10的尾电流越大。
46.如图3所示，第一采样管q1的第一端、第一设置管q4的第一端与第一反馈管q6的第一端形成第一节点a，第一节点a作为第一模拟锁存器10的第一输出端，第二采样管q2的第一端、第二设置管q5的第一端与第二反馈管q7的第一端形成第二节点b，第二节点b作为第一模拟锁存器10的第二输出端。
47.其中，在本实施例中，保护电路30为下拉电路，用于拉低第一模拟锁存器10一输出端的电平，以使第一模拟锁存器10在初始设置状态下，第一输出端和第二输出端中的任一
者处于低电平，另一者处于高电平。
48.第一模拟锁存器10通过第一输出端与第二输出端和第二模拟锁存器20连接，以分别输出第一信号wckd2_270和第二信号wckd2_090。
49.如图2所示，第二模拟锁存器20包括第二采样电路21、第二初始设置电路22、第二放大电路23以及第二偏置尾电流电路24。
50.其中，第二采样电路21的第一输入端接收第二模拟信号，即接收wckt时钟信号，wckt时钟信号用于控制第二采样电路21工作，以使第二模拟锁存器20处于采样状态。第二采样电路21的第二输入端与第三输入端分别连接第一模拟锁存器10的第一输出端与第二输出端，以接收第一模拟锁存器10输出的采样信号。
51.具体地，当wckt时钟信号处于电平上升状态时，即由0电平变化为1电平，第二采样电路21工作；即由1电平变化为0电平，当wckt时钟信号处于电平下降状态时，第二采样电路21截止。
52.第二放大电路23连接第二采样电路21，第二放大电路23的第一输入端接收第一模拟信号，即接收wckc时钟信号，wckc时钟信号用于控制第二放大电路23工作，以使第二模拟锁存器20处于放大状态。
53.具体地，当wckc时钟信号处于电平上升状态时，即由0电平变化为1电平，第二放大电路23工作；即由1电平变化为0电平，当wckc时钟信号处于电平下降状态时，第二放大电路23截止。
54.由于wckc时钟信号与wckt时钟信号互为差分信号，则wckc时钟信号处于电平上升状态，wckt时钟信号处于电平下降状态，此时第二放大电路23工作，第二采样电路21截止，即第二模拟锁存器20处于放大状态；wckc时钟信号处于电平下降状态，wckt时钟信号处于电平上升状态，此时第二放大电路23截止，第二采样电路21工作，即第二模拟锁存器20处于采样状态。
55.第二初始设置电路22连接第二采样电路21，用于设置第二模拟锁存器20的初始状态。
56.第二偏置尾电流电路24连接第二采样电路21与第二放大电路23，以调节第二模拟锁存器20的尾电流大小。其中，在不同工艺角下，第二模拟锁存器20的工作电压不相同。在ss工艺角下，第二模拟锁存器20的工作电压较小，第二偏置尾电流电路24可增大第二模拟锁存器20的尾电流，以使第二模拟锁存器20的信号强度基本不变，仍保持较好的性能。
57.其中，第二采样电路21与第一采样电路11相同，第二初始设置电路22与第一初始设置电路12相同，第二放大电路23与第一放大电路13相同，第二偏置尾电流电路24与第一偏置尾电流电路14相同。
58.进一步地，结合图1-3和图5，进一步参与图4，图4是本技术第二模拟锁存器的电路示意图。如图4所示，第二采样电路21包括第三采样管q15、第四采样管q16、第三使能管q17、第三可变电阻r3以及第四可变电阻r4。
59.具体地，第三可变电阻r3的一端连接第五电压vdd，另一端连接第三采样管q15的第一端；第四可变电阻r4的一端连接第五电压vdd，另一端连接第四采样管q16的第一端；第四采样管q16的第二端连接第三采样管q15的第二端与第三使能管q17的第一端，第三使能管q17的第二端连接第二偏置尾电流电路24，第三使能管q17的控制端接收第二模拟信号
wckt。
60.如图4所示，第二初始设置电路22包括第三设置管q18与第四设置管q19，第三设置管q18的第一端连接第三采样管q15的第一端，第三设置管q18的第二端连接第六电压vss，第四设置管q19的一端连接第四采样管q16的第一端，第四设置管q19的第二端连接第六电压vss，第三设置管q18的控制端接收重置信号rst。如图2所示，模拟分频器1还包括保护电路30，第四设置管q19的控制端连接保护电路30，具体连接第一保护管q30的第一端。
61.如图4所示，第二放大电路23包括第三反馈管q20、第四反馈管q21与第四使能管q22。
62.具体地，第三反馈管q20的第一端连接第三采样管q15的第一端与第四反馈管q21的控制端，第四反馈管q21的第一端连接第四采样管q16的第一端与第三反馈管q20的控制端，第四反馈管q21的第二端连接第三反馈管q20的第二端与第四使能管q22的第一端，第四使能管q22的第二端连接第二偏置尾电流电路24，第四使能管q22的控制端接收第一模拟信号wckc。
63.如图4所示，第二偏置尾电流电路24包括第四控制管q23、第五控制管q24、第六控制管q25、第四电流管q26、第五电流管q27以及第六电流管q28。
64.具体地，第四控制管q23的第一端连接第五控制管q24的第一端、第六控制管q25的第一端、第三使能管q17的第二端以及第四使能管q22的第二端，第四控制管q23的第二端、第五控制管q24的第二端与第六控制管q25的第二端分别连接第四电流管q26的第一端、第五电流管q27的第一端与第六电流管q28的第一端，第四电流管q26的第二端、第五电流管q27的第二端与第六电流管q28的第二端连接第七电压vss。
65.其中，第四控制管q23的控制端、第五控制管q24的控制端与第三控制管q11的控制端分别接收第四控制信号trim bit_4、第五控制信号trim bit_5与第六控制信号trim bit_6，以控制第四控制管q23、第五控制管q24与第六控制管q25导通或截止。
66.本实施例第二偏置尾电流电路24通过控制第四控制管q23、第五控制管q24与第六控制管q25导通的数量，以调节第二模拟锁存器20的尾电流大小。其中，第四控制管q23、第五控制管q24或第六控制管q25导通时的电流份数为一份，当导通数量越多时，电流份数越多，则第二模拟锁存器20的尾电流越大。本实施例通过设置第二偏置尾电流电路24，以使第二模拟锁存器20的工作的最高频率上限受工艺角pvt的影响较小。
67.如图4所示，第二采样电路21、第二初始设置电路22与第二放大电路23的连接点分别形成第三节点c与第四节点d，第三节点c与第四节点d作为第二模拟锁存器20的第一输出端与第二输出端，分别连接第一采样管q1的控制端与第二采样管q2的控制端。
68.具体地，第三采样管q15的第一端、第三设置管q18的第一端与第三反馈管q20的第一端形成第三节点c，第三节点c作为第二模拟锁存器20的第一输出端，第四采样管q16的第一端、第四设置管q19的第一端与第四反馈管q21的第一端形成第四节点d，第四节点d作为第二模拟锁存器20的第二输出端。
69.其中，在本实施例中，保护电路30为下拉电路，用于拉低第二模拟锁存器20一输出端的电平，以使第二模拟锁存器20在初始设置状态下，第一输出端和第二输出端中的任一者处于低电平，另一者处于高电平。
70.第二模拟锁存器20通过第一输出端与第二输出端与第一模拟锁存器10的第一采
样电路11连接，以分别输出第三信号wckd2_180和第四信号wckd2_000。
71.具体地，第一模拟锁存器10的第一输出端与第二输出端和第二模拟锁存器20的第一输出端与第二输出端形成模拟分频器1的输出端，以输出四相时钟信号，即输出第一信号wckd2_270、第二信号wckd2_090、第三信号wckd2_180以及第四信号wckd2_000。
72.可选地，在本实施例中，第一采样管q1、第二采样管q2、第一使能管q3、第一设置管q4、第二设置管q5、第一反馈管q6、第二反馈管q7、第二使能管q8、第一控制管q9、第二控制管q10、第三控制管q11、第一电流管q12、第二电流管q13、第三电流管q14、第三采样管q15、第四采样管q16、第三使能管q17、第三设置管q18、第四设置管q19、第三反馈管q20、第四反馈管q21、第四使能管q22、第四控制管q23、第五控制管q24、第六控制管q25、第四电流管q26、第五电流管q27、第六电流管q28、第一保护管q30以及第二保护管q29均为nmos管，其第一端、第二端与控制端分别为nmos管的漏极、源极和栅极。可选地，在其他实施例中，可采用pmos管作为开关元件，具体电路根据元器件极性适应性修改。
73.可选地，在本实施例中，第一电压vdd、第四电压vdd、第五电压vdd为外接电源电压，第二电压vss、第三电压vss、第六电压vss与第七电压vss低电平电压，具体可为地电平。
74.具体地，在模拟分频器1未开始工作时，此时第一模拟锁存器10与第二模拟锁存器20的输入输出端的电平均为零电平。
75.由于重置信号rst为上升沿触发信号，即重置信号rst的电平由0电平上升为1电平时触发，且保护电路30为下拉电路，即第四设置管q19的控制端所接收的控制信号tie_l为地电平信号，此时第一模拟锁存器10的第一输出端与第二模拟锁存器20的第一输出端的电平状态相同，为高电平状态，第一模拟锁存器10的第二输出端与第二模拟锁存器20的第二输出端的电平状态相同，为低电平状态。进一步地，第一电压vdd通过对第二可变电阻r2和第四可变电阻r4进行持续充电，以提高第一模拟锁存器10的第二输出端与第二模拟锁存器20的第二输出端的电平。
76.模拟分频器1接收模拟信号，由于模拟信号为周期变化信号，则在模拟信号一个时钟周期的前半周期，模拟信号的电平由0电平上升至1电平，在模拟信号一个时钟周期的后半周期，模拟信号的电平由1电平下降至0电平。
77.此时，在模拟信号一个时钟周期的前半周期，第一模拟信号wckc的电平由0电平上升至1电平，第一模拟锁存器10对模拟信号进行采样，且第二模拟锁存器20对模拟信号进行放大。在模拟信号一个时钟周期的后半周期，第二模拟信号wckt的电平由0电平上升至1电平，第一模拟锁存器10对模拟信号进行放大，且第二模拟锁存器20对模拟信号进行采样。
78.其中，第一模拟锁存器10和第二模拟锁存器20的一个工作周期由半个采样周期变化为一个时钟周期，以使输出的第一信号wckd2_270、第二信号wckd2_090、第三信号wckd2_180以及第四信号wckd2_000的周期变化为原周期的两倍，使得单个周期变长，实现对模拟信号的分频。
79.模拟分频器1重复若干时钟周期的操作，以输出由第一信号wckd2_270、第二信号wckd2_090、第三信号wckd2_180以及第四信号wckd2_000组成的四相时钟信号。
80.本技术通过设置第一模拟锁存器10的输出端连接第二模拟锁存器20的输入端，且第二模拟锁存器20的输出端连接第一模拟锁存器10的输入端，实现对模拟信号的分频。
81.以上仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说
明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。