用于在数字和模拟之间转换信号的电路的制作方法

1.本发明涉及一种用于在数字和模拟之间转换信号的电路、一种用于测试被测器件的测试装置以及一种用于在数字和模拟之间转换信号的方法。


背景技术：

2.随着现有器件的运转率增加，以生产规模的数量评估此类器件的性能的挑战变得越来越困难。测试高速器件的传统模式似乎存在一个困难，这种模式在较高频率下往往反映被测器件(dut)和测试硬件的综合性能，而不是dut单独的性能。
3.在ghz(千兆赫)频率范围内测试高速和高性能器件时，关于传统自动测试设备(ate)性能的限制因素越来越多地由作为测试硬件的一部分的模数转换器(adc)和数模转换器(dac)的激励和转换(采样)时钟信号中的抖动确定。抖动是周期性信号的时间变化，通常与参考时钟源有关。可以在诸如连续脉冲的频率或周期性信号的相位之类的特性中观察到抖动。然而，关于ate的性能，常见的假设是限制效应仅由转换时钟中的抖动引起。因此，通常消耗高成本和高开发努力来提供超低抖动时钟，例如，通过开发结合复杂锁相环(pll)架构的低抖动时钟发生器。
4.最近，生产了在固定采样率下连续运行的adc和dac。也就是说，当adc和dac在连续模式下使用时，转换器采样率通过pll锁定到数据速率。用于转换信号的所有频率通常都是已知的，因此，可以使用数字信号处理器(dps)从任意用户数据速率转换为转换器速率。在突发模式下也可以这样做，例如图8所示。但是，需要在每次测量之前设置pll以对齐时钟时序，如图9所示。也就是说，需要在子转换器速率分辨率中实现精确的突发时序。
5.用于转换信号的常规电路(例如作为图的图7所示的电路)每个通道需要一个pll。pll的最简单配置包括相位比较器、环路滤波器和压控振荡器；然而，一般来说，pll需要特殊且昂贵的外部组件。此外，低抖动pll无法集成在cmos工艺上，因此pll消耗大量板空间。每次突发之前pll稳定所需的时间也是ate上的问题，其中测试通常包括大量相对较短的突发。
6.因此，本发明的目的是提供一种用于以突发模式转换信号的电路的改进概念。
7.该目的通过根据权利要求1的用于在数字和模拟之间转换信号的电路、根据权利要求15的用于测试被测器件的测试装置和根据权利要求18的用于在数字和模拟之间转换信号的方法来解决。
8.本发明的一些实施例还提供了一种用于执行本发明方法的步骤的计算机程序。


技术实现要素：

9.根据本技术的第一方面，一种用于在数字和模拟之间、例如在数字表示和模拟表示之间(即，从数字表示到模拟表示或从模拟表示到数字表示)转换信号的电路，所述电路包括：处理器，被配置为提供或使用同步时钟信号，例如，该同步时钟信号是用于指示用于基于与时间网格或时间轴上的采样时间(例如在时间上等间隔)相关联的输入数据值输出
数据的时序的时钟信号；转换器，被配置为使用转换器时钟信号在数字和模拟之间转换数据，例如，该转换器时钟信号是用于指示用于接收从处理器提供的数据的时序和/或定义执行数字和模拟之间的转换的时间的时钟信号；相位比较器，例如耦接到处理器以接收同步时钟信号，并且耦接到转换器以接收转换器时钟信号，其中所述相位比较器被配置为确定同步时钟信号和转换器时钟信号之间的相位关系，即，所述相位比较器被配置为执行同步时钟信号和转换器时钟信号之间的上升沿或下降沿的时序比较，从而执行信号之间的相位比较；和数字信号处理器，耦接到所述相位比较器以接收关于所述相位关系的信息，例如同步时钟信号和比较器时钟信号之间的相位差，其中所述数字信号处理器被配置为根据所述相位关系对在处理器和转换器之间交换的信号数据(例如，与不同采样时间相关联的时间离散输出值，例如不在原始时间网格或时间轴上)施加延迟，例如以便至少部分地补偿同步时钟信号和转换器时钟信号之间的相位差，其中所述同步时钟信号与所述转换器时钟信号之间存在预定的频率关系，例如锁定在预定值。
10.根据本技术的实施例，所述电路被配置为基于关于所述同步时钟信号和所述转换器时钟信号之间的相位关系的信息，判断与所述同步时钟信号在时间上同步的触发数字与模拟之间的数据转换的使能信号是在所述转换器时钟信号的上升沿还是下降沿被采样的，以获得与所述转换器时钟信号在时间上同步的使能信号。
11.根据本技术的实施例，所述电路被配置为根据关于所述同步时钟信号和所述转换器时钟信号之间的相位关系的信息，在以下项之间进行选择：第一模式，其中与所述同步时钟信号在时间上同步的触发数字与模拟之间的数据转换的使能信号在所述转换器时钟信号的第一边沿类型的边沿(例如下降沿)被采样，以获得中间信号，并且其中所述中间信号在所述转换器时钟信号的第二边沿类型的边沿(例如上升沿)被采样，以获得与所述转换器时钟信号在时间上同步的使能信号，以及第二模式，其中与所述同步时钟信号在时间上同步的触发数字与模拟之间的数据转换的使能信号在所述转换器时钟信号的第二边沿类型的边沿被采样，以获得与所述转换器时钟信号在时间上同步的使能信号。
12.根据本技术的实施例，所述电路包括：第一触发器电路，耦接到所述处理器以接收使能信号，例如，该使能信号是与转换器时钟信号在不同时钟域上的测试信号并且由处理器提供，用于对齐信号数据的输出时序，其中所述第一触发器电路被配置为当所述相位关系指示所述同步时钟信号和所述转换器时钟信号之间的相位差的值在第一预定范围内(例如小于预定值)时，在第一采样相位对所述使能信号进行采样，若相位差有导致亚稳态的潜在风险，则将采样使能信号的相位反转，以使采样时间远离同步时钟信号的时钟沿，以获得采样信号；信号选择器，耦接到所述处理器以接收所述使能信号并耦接到所述第一触发器电路以接收所述采样信号，其中所述信号选择器被配置为例如根据相位关系选择所接收的信号中的一个以获得选择信号；第二触发器电路，耦接到所述信号选择器以接收所述选择信号，其中所述第二触发器电路被配置为当所述相位关系在第二预定范围内时在第二采样相位对所述使能信号进行采样，第二预定范围例如不同于第一预定范围并且通常与第一预定范围不重叠，并且例如可以指示同步时钟信号和转换器时钟信号之间的相位差的值大于预定值；在这种情况下，采样信号的边沿与转换器时钟信号同步，即信号的输出时序对齐，因此无需对齐时钟信号的上升时序；和先进先出电路，耦接到所述数字信号处理器以接收所述信号数据，并经由延迟电路(例如，基于使能信号与转换器时钟信号之间的相位差计算
延迟时间)耦接到所述第二触发器电路以接收所述第二触发器电路的输出信号的延迟版本，例如指示转换器的信号数据输出时序，其中所述先进先出电路将与采样的使能信号相关联的信号数据提供给所述转换器。
13.根据本技术的实施例，所述选择器包括多路复用器，其中所述多路复用器基于关于所述相位关系的信息来选择输入信号之一。此外，所述相位比较器包括相位数字转换器，其中所述相位数字转换器被配置为测量所述同步时钟信号和所述转换器时钟之间的相位差以用于确定所述相位关系。此外，所述数字信号处理器(例如分数延迟滤波器)被配置为抵消和/或至少部分地补偿所述同步时钟信号和所述转换器时钟信号之间的相位差。
14.根据本技术的实施例，所述数字信号处理器(例如分数延迟滤波器)被配置为基于与同步时钟信号同步提供的一个或多个输入数据值，在由转换器时钟信号确定的时间网格中提供与转换时间相关联的滤波数据值，例如信号样本，其实际上由转换器在转换器时钟信号确定的时间进行数模转换，输入数据值例如是处理器提供的一个或多个信号样本，这些信号样本本应在由同步时钟信号确定的时间进行数模转换，但由于同步时钟信号和转换器时钟信号之间的时移/相移，这是不可能的；和/或其中数字信号处理器(例如分数延迟滤波器)被配置为基于在由转换器时钟信号确定的时间网格中定义的一个或多个数据值，提供与由同步时钟信号确定的时间轴对齐的滤波数据值，该一个或多个数据值例如是一个或多个信号样本，这些信号样本实际上由转换器在由转换器时钟信号确定的时间进行模数转换，但本应在由同步时钟信号确定的时间进行模数转换，然而，由于同步时钟信号和转换器时钟信号之间的时移/相移，这是不可能的。
15.根据本技术的实施例，所述数字信号处理器或分数延迟滤波器使用farrow结构。但是用于实现延迟的任何其他合适装置是容许的。所述电路包括振荡器，其中所述振荡器的输出信号被用作所述转换器时钟信号，或者其中所述电路被配置为从所述振荡器的输出信号推导所述转换器时钟信号。所述电路被配置为从公共参考信号推导所述同步时钟信号和所述转换器时钟信号，使得所述同步时钟信号和所述转换器时钟信号的频率处于预定的关系。所述转换器是数模转换器或模数转换器。
16.根据本技术的第二方面，一种用于测试被测器件的测试装置，包括根据本技术的电路。所述测试装置被配置为与所述同步时钟信号同步地执行、例如开始测试流程，例如使用向被测器件提供信号并评估从被测器件接收的信号的多个通道模块的测试流程。所述测试装置被配置为将基于输入信号值(例如，由处理器提供)使用所述转换器获得的模拟信号提供给所述被测器件，例如从而模拟被测器件，和/或其中所述装置被配置为基于使用延迟从所述转换器获得的数字化被测器件信号获得由所述数字信号处理器提供的数字数据，并评估所述数字数据，例如以表征被测器件。
17.根据本技术的第三方面，一种用于在数字和模拟之间转换信号的方法，所述方法包括：接收从处理器提供的或由处理器使用的同步时钟信号和转换器使用的转换器时钟信号；确定所述同步时钟信号和所述转换器时钟信号之间的相位关系；和基于所述同步时钟信号和所述转换器时钟信号之间的相位关系，对所述处理器和所述转换器之间交换的信号数据施加延迟，其中所述同步时钟信号和所述转换器时钟信号之间存在预定的频率关系。
18.根据本技术的实施例，所述方法包括：根据所述同步时钟信号和所述转换器时钟信号之间的相位关系，在以下项之间进行选择：第一模式，其中与所述同步时钟信号在时间
上同步的触发数字与模拟之间的数据转换的使能信号在所述转换器时钟信号的第一边沿类型的边沿被采样，以获得中间信号，并且其中所述中间信号在所述转换器时钟信号的第二边沿类型的边沿被采样，以获得与所述转换器时钟信号在时间上同步的使能信号；以及第二模式，其中与所述同步时钟信号在时间上同步的触发数字与模拟之间的数据转换的使能信号在所述转换器时钟信号的第二边沿类型的边沿被采样，以获得与所述转换器时钟信号在时间上同步的使能信号；和将与采样的使能信号相关联的信号数据提供给所述转换器。
19.根据本技术的第四方面，提供了一种计算机程序，其中所述计算机程序被配置为在计算机或微控制器上执行时实现上述方法，使得由所述计算机程序实现上述方法。
附图说明
20.在下文中，参考附图更详细地描述本技术的实施例，其中：
21.图1示出了根据本技术的本发明第一实施例的用于转换信号的电路的示意框图；
22.图2示出了根据本技术的本发明第一实施例的相位比较器的示意时序图；
23.图3示出了根据本技术的本发明构思的根据图2的相位比较器的示意框图；
24.图4示出了根据本技术的本发明构思的第一实施例的指示同步时钟和转换器时钟之间的相位关系的示意图；
25.图5示出了根据本技术的本发明第二实施例的指示电路的实现示例的示意框图；
26.图6示出了根据本技术的本发明构思的第三实施例的指示用于测试被测器件的测试装置的示意框图；
27.图7示出了根据本技术的本发明构思的第三实施例的指示用于在数字和模拟之间转换信号的方法的步骤的流程图；
28.图8示出了根据现有技术的示意框图；和
29.图9示出了根据现有技术的示意时序图。
具体实施方式
30.以下描述出于解释而非限制的目的阐述了诸如特定实施例、过程、技术等的具体细节。本领域技术人员将理解，除了这些具体细节之外，还可以采用其他实施例。例如，尽管使用非限制性示例应用来促进以下描述，但是该技术可以用于任何类型的转换器。在某些情况下，省略了对众所周知的方法、接口、电路和器件的详细描述，以免用不必要的细节混淆描述。
31.具有相同或等效功能的相同或等效元件在以下描述中由相同或等效的附图标记表示。
32.图1示出了根据本发明第一实施例的用于转换信号的电路的示意框图。电路100包括处理器2、转换器4、相位比较器pdc 6和数字信号处理器dsp 8。
33.处理器2耦接至pdc 6，并提供同步时钟信号至pdc 6。另外，处理器2耦接至dsp 8，并提供数据/信号数据至dsp 8。处理器2被配置为提供或使用同步时钟信号，例如，该同步时钟信号是用于指示用于基于与时间网格或时间轴上的采样时间(例如在时间上等间隔)相关联的输入数据值输出数据的时序的时钟信号。在该实施例中，描述了从处理器2向pdc6
提供同步时钟信号。然而，可以从另一个数据源向处理器2提供同步时钟信号。在这种情况下，处理器2使用提供的同步时钟信号。
34.转换器4耦接至pdc 6，并提供转换器时钟信号至pdc 6。此外，转换器4耦接至dsp 8，并经由dsp 8接收处理器2提供的信号数据。转换器4被配置为使用转换器时钟信号在数字和模拟之间转换数据，例如，该转换器时钟信号是用于指示用于接收从处理器提供的数据的时序和/或定义执行数字和模拟之间的转换的时间的时钟信号。转换器4是数模或模数转换器。
35.pdc 6耦接到处理器2以接收同步时钟信号，并且耦接到转换器4以接收转换器时钟信号，并且pdc 6被配置为执行同步时钟信号和转换器时钟信号之间的上升沿或下降沿的时序的比较，从而执行信号之间的相位比较。也就是说，pdc 6检测同步时钟信号和转换时钟信号之间的相位差。此外，pdc 6包括相位数字转换器，其中相位数字转换器被配置为测量同步时钟信号与转换器时钟信号之间的相位差以用于确定相位关系。
36.dsp 8耦接到pdc 6以接收关于相位关系的信息，例如同步时钟信号和转换器时钟信号之间的相位差，并且dsp 8被配置为根据相位关系对在处理器和转换器之间交换的信号数据(例如，与不同采样时间相关联的时间离散输出值，例如不在原始时间网格或时间轴上)施加延迟，例如以便至少部分地补偿同步时钟信号和转换器时钟信号之间的相位差，其中同步时钟信号和转换器时钟信号之间存在预定的频率关系，例如锁定在预定值。此外，dsp 8被配置为抵消和/或至少部分地补偿同步时钟信号和转换器时钟信号之间的相位差。
37.在电路100中，同步时钟信号和转换器时钟信号之间存在预定的频率关系，例如，锁定在预定值。预定的频率关系是基于所需的结果或电路的运行条件或任何其他标准来定义的。
38.如上所述，处理器2将信号数据提供给dsp 8并将同步时钟信号提供给pdc 6。pdc 6从转换器4接收转换器时钟信号并确定同步时钟信号和转换器时钟信号之间的相位关系。关于确定的相位关系的信息从pdc 6提供给dsp 8。然后，dsp 8根据相位关系对处理器2和转换器4之间交换的信号数据施加延迟。因此，由转换器时钟信号相对于同步时钟信号相移的事实引起的输出时序差在转换器4处被校正。
39.图2示出了pdc 6的示意时序图，并且图3示出了pdc 6的示意框图。如图2和图3所示，参考时钟信号refclk/ref_clk和测量时钟信号meas_clk被提供给pdc 6。然后，pdc 6传递ref_clk上升沿(即参考时钟信号的上升沿)与meas_clk上升沿(即测量时钟信号的上升沿)之间的延迟。如上所述，pdc 6确定相位差，即信号的延迟，即pdc6的精度直接影响电路的时序精度。因此，pdc 6需要准确。
40.图4示出了指示同步时钟信号与转换器时钟信号之间的相位关系的示意图。dsp 8或如图4所示例如包含在dsp 8中的分数延迟滤波被配置为基于与同步时钟信号同步提供的一个或多个输入数据值，在由转换器时钟信号确定的时间网格中提供与转换时间相关联的滤波数据值(信号样本)，其实际上由转换器在转换器时钟信号确定的时间进行数模转换，输入数据值例如是处理器2提供的一个或多个信号样本，这些信号样本本应在由同步时钟信号确定的时间进行数模转换，但由于同步时钟信号和转换器时钟信号之间的时移/相移，这是不可能的，和/或dsp 8或分数延迟滤波被配置为基于在由转换器时钟信号确定的时间网格中定义的一个或多个数据值，提供与由同步时钟信号确定的时间轴对齐的滤波数
据值，该一个或多个数据值例如是一个或多个信号样本，这些信号样本实际上由转换器在由转换器时钟信号确定的时间进行模数转换，但本应在由同步时钟信号确定的时间进行模数转换，然而，由于同步时钟信号和转换器时钟信号之间的时移/相移，这是不可能的。
41.此外，pdc 6可以集成到标准cmos工艺中，因此与已知技术中的pll方法的情况相比，它允许更高的密度。此外，为所有转换器时钟生成一个中央时钟，因此它还允许更高的密度。另一个优点是可用pdc测量的可用时间比低相位噪声pll的典型建立时间短得多。
42.图5示出了根据本发明第二实施例的指示电路200的实现的示意框图。如图5所示，电路200还包括第一触发器电路ff 10、信号选择器(例如多路复用器12)、第二触发器电路ff 14和振荡器vcso(压控saw振荡器，saw＝表面声波)16。此外，dsp 8包括分数延迟滤波器，其可以用farrow结构或使用任何其他适当的实现来实现。
43.第一ff 10耦接到处理器2以接收使能信号test_en，例如，该使能信号是与转换器时钟信号在不同时钟域上的测试信号并且由处理器提供，用于对齐信号数据的输出时序，其中ff 10被配置为当相位关系指示同步时钟信号与转换器时钟信号之间的相位差的值在第一预定范围内(例如小于预定值)时，在第一采样相位对使能信号进行采样，若相位差有导致亚稳态的潜在风险，则将采样使能信号的相位反转，以使采样时间远离同步时钟信号的时钟沿，以获得采样信号。例如，基于所需的测试精度来确定预定范围。
44.信号选择器即多路复用器12耦接到处理器2以接收使能信号test_en，并耦接到第一ff 10以接收采样信号，其中多路复用器12被配置为例如根据相位关系选择所接收的信号中的一个，以获得选择信号en_sync。多路复用器12基于关于相位关系的信息选择输入信号之一。
45.第二ff 14耦接到多路复用器12以接收选择信号en_sync，其中第二ff 14被配置为当相位关系在第二预定范围内时在第二采样相位对使能信号test_en进行采样，第二预定范围例如不同于第一预定范围并且通常与第一预定范围不重叠，并且例如可以指示同步时钟信号和转换器时钟信号之间的相位差的值大于预定值；在这种情况下，采样信号的边沿与转换器时钟信号同步，即信号的输出时序对齐，因此无需对齐时钟信号的上升时序。
46.在图4中，描绘了基于上升沿确定相位差，然而，如所描述的，电路200可以选择下降沿。也就是说，电路200被配置为根据关于同步时钟信号和转换器时钟信号之间的相位关系的信息，在第一模式和第二模式之间选择，在第一模式中，与同步时钟信号在时间上同步的触发数字和模拟之间的数据转换的使能信号在转换器时钟信号的第一边沿类型的边沿(例如下降沿)被采样，以获得中间信号，并且中间信号在转换器时钟信号的第二边沿类型的边沿(例如上升沿)被采样，以获得与转换器时钟信号在时间上同步的使能信号，在第二模式中，与同步时钟信号在时间上同步的触发数字和模拟之间的数据转换的使能信号在转换器时钟信号的第二边沿类型的边沿被采样，以获得与转换器时钟信号在时间上同步的使能信号。
47.vcso 16耦接到转换器4。vcso 16的输出信号用作转换器时钟信号。电路200被配置为从公共参考信号推导同步时钟信号和转换器时钟信号，使得同步时钟信号和转换器时钟信号的频率处于预定关系。此外，电路200可以被配置为从vcso 16的输出信号推导转换器时钟信号。
48.此外，如图5所示，先进先出电路fifo耦接到dsp 8以接收信号数据，并通过附加延
迟电路(“延迟n”)耦接到第二ff 14，附加延迟电路用于将ff 14的输出信号延迟可编程数量的目标时钟信号周期。时钟周期的数量的选择方式是fifo使能信号read_en在正确的时间点准确地变为有效，此时fifo中有足够的数据可用并且被测器件应该通过dac接收数据，其中fifo向转换器4提供与采样的使能信号相关联的信号数据。
49.进一步地，如图5所示，电路200被配置为基于关于同步时钟信号和转换器时钟信号之间的相位关系的信息，判断与同步时钟信号在时间上同步的触发数字和模拟之间的数据转换的使能信号是在转换器时钟信号的上升沿还是下降沿被采样的，以获得与转换器时钟信号在时间上同步的使能信号。
50.图6示出了根据本发明第三实施例的指示用于测试被测器件的测试装置的示意框图。在图6中，测试装置包括根据第二实施例的电路200，然而，测试装置可以包括根据第一实施例的电路100。如图6所示，pdc 6还包括处理电路，用于向dsp 8和选择器12提供关于相位差的信息。为了避免重复解释本发明的电路，省略了详细解释。
51.如图6所示，在测试装置中，波形的开始由信号(test_en)确定，例如开始测试流程，例如使用向被测器件提供信号并评估从被测器件接收的信号的多个通道模块的测试流程，它与同步时钟信号同步。因此，数据接口的时序要求相对宽松。
52.此外，测试装置即电路200被配置为基于例如由处理器2提供的输入信号值，例如向被测器件提供使用转换器4获得的模拟信号，从而刺激被测器件，和/或其中该装置被配置为基于使用延迟从转换器4获得的数字化被测器件信号获得由dsp 8提供的数字数据并评估该数字数据，例如以表征被测器件。
53.图7示出了根据本发明构思的第三实施例的指示用于在数字和模拟之间转换信号的方法的步骤的流程图。
54.首先，接收同步时钟信号和转换器时钟信号(s10)。即，相位比较器(即例如图1或图2所示的pdc 6)例如接收来自处理器(即图1或图2中的处理器2)的同步时钟信号，以及来自转换器(即例如图1或图2中的转换器4)的转换器时钟信号。同步时钟可以由处理器2或任何其他源提供。
55.接下来，确定同步时钟信号和转换器时钟信号之间的相位关系(s12)。然后，基于相位关系对信号数据施加延迟(s14)。即，基于在步骤s12中确定的同步时钟信号和转换器时钟信号之间的相位关系，对处理器和转换器之间交换的信号数据施加延迟。此外，同步时钟信号与转换器时钟信号之间存在预定的频率关系。
56.除了上述步骤之外，还可以选择采样边沿模式。即，该方法还包括选择采样边沿模式的步骤，即根据所确定的同步时钟信号和转换器时钟信号之间的相位关系在第一模式和第二模式之间进行选择。在第一模式中，与同步时钟在时间上同步的使能信号在转换器时钟信号的第一边沿类型的边沿(例如下降沿)被采样，以获得中间信号，并且中间信号在转换器时钟的第二边沿类型的边沿(例如上升沿)被采样，以获得与转换器时钟信号在时间上同步的使能信号。在第二模式中，与同步时钟信号在时间上同步的使能信号在第二边沿类型的边沿(即上升沿)被采样，以获得与转换器时钟信号在时间上同步的使能信号。然后，与采样的使能信号相关联的信号数据被提供给转换器，例如，图1或图2中的转换器4。
57.根据本技术的第四方面，提供了一种计算机程序，其中该计算机程序被配置为在计算机或微控制器上执行时，实现上述方法，使得上述方法由该计算机程序实现。
58.尽管已经在装置的上下文中描述了一些方面，但显然这些方面也代表相应方法的描述，其中块或设备对应于方法步骤或方法步骤的特征。类似地，在方法步骤的上下文中描述的方面也表示对应装置的对应块或项或特征的描述。一些或所有的方法步骤可以通过(或使用)硬件装置来执行，例如微处理器、可编程计算机或电子电路。在一些实施例中，一个或多个最重要的方法步骤可以由这样的装置执行。
59.本发明的数据流可以存储在数字存储介质上，或者可以在诸如无线传输介质之类的传输介质或诸如互联网之类的有线传输介质上传输。
60.取决于某些实现要求，本技术的实施例可以以硬件或软件来实施。可以使用上面存储有电子可读控制信号的数字存储介质来执行该实施，例如软盘、dvd、蓝光、cd、rom、prom、eprom、eeprom或闪存，其与可编程计算机系统协作(或能够协作)使得执行相应的方法。因此，数字存储介质可以是计算机可读的。
61.根据本发明的一些实施例包括具有电子可读控制信号的数据载体，其能够与可编程计算机系统协作，从而执行本文描述的方法之一。
62.通常，本技术的实施例可以实现为具有程序代码的计算机程序产品，当计算机程序产品在计算机上运行时，该程序代码操作用于执行方法之一。例如，程序代码可以存储在机器可读载体上。
63.其他实施例包括存储在机器可读载体上的用于执行本文描述的方法之一的计算机程序。
64.换言之，本发明方法的实施例因此是具有程序代码的计算机程序，该程序代码用于当计算机程序在计算机上运行时执行本文描述的方法之一。
65.因此，本发明方法的另一实施例是一种数据载体(或数字存储介质，或计算机可读介质)，包括其上记录的用于执行本文描述的方法之一的计算机程序。数据载体、数字存储介质或记录介质通常是有形的和/或非有形的。
66.因此，本发明方法的另一实施例是表示用于执行本文描述的方法之一的计算机程序的数据流或信号序列。例如，数据流或信号序列可以被配置为经由数据通信连接(例如经由互联网)传输。
67.另一实施例包括处理装置，例如计算机或可编程逻辑器件，其被配置为或适于执行本文描述的方法之一。
68.另一实施例包括其上安装有用于执行本文描述的方法之一的计算机程序的计算机。
69.根据本发明的另一实施例包括一种装置或系统，其被配置为将用于执行本文描述的方法之一的计算机程序(例如，电子地或光学地)传送到接收器。例如，接收器可以是计算机、移动设备、存储设备等。例如，该装置或系统可以包括用于将计算机程序传送到接收器的文件服务器。
70.在一些实施例中，可编程逻辑器件(例如现场可编程门阵列)可用于执行本文描述的方法的一些或所有功能。在一些实施例中，现场可编程门阵列可以与微处理器协作以执行本文描述的方法之一。通常，这些方法优选地由任何硬件装置来执行。
71.本文描述的装置可以使用硬件装置来实现，或者使用计算机来实现，或者使用硬件装置和计算机的组合来实现。
72.本文描述的装置或本文描述的装置的任何组件可以至少部分地以硬件和/或软件实现。
73.上述实施例仅用于说明本发明的原理。应当理解，本文里的布置和细节描述的修改和变化对于本领域的技术人员来说将是显而易见的。因此，意图仅受所附专利权利要求的范围的限制，而不是受本文实施例的描述和解释所呈现的具体细节的限制。