C-PHY半速率线状态编码器和解码器的制作方法

c-phy半速率线状态编码器和解码器
1.相关申请的交叉引用
2.本技术要求于2020年10月14日在美国专利局提交的非临时专利申请序列号17/070,219和于2019年10月29日在美国专利局提交的临时专利申请序列号62/927,524的优先权和权益，其全部内容通过引用并入本文，如同在下文中完整阐述并且用于所有可适用目的。
技术领域
3.本公开总体涉及高速数据通信接口，更具体涉及提高多线多相数据通信链路上的数据吞吐量。


背景技术：

4.诸如蜂窝电话之类的移动设备的制造商可以从包括不同制造商的各种来源获得移动设备的部件。例如，蜂窝电话中的应用处理器可以从第一制造商获得，而成像设备或相机可以从第二制造商获得，并且显示器可以从第三制造商获得。应用处理器、成像设备、显示控制器或其他类型的设备可以使用基于标准的或专有的物理接口互连。在一个示例中，可以使用由移动工业处理器接口(mipi)联盟定义的相机串行接口(csi)来连接成像设备。在另一示例中，显示器可以包括符合由移动工业处理器接口(mipi)联盟指定的显示器串行接口(dsi)标准的接口。
5.由mipi联盟定义的多相三线(c-phy)接口使用三个导体在设备之间传输信息。在通过c-phy接口传输符号期间，三条线中的每条线可以处于三个信令状态中的一个信令状态。时钟信息编码于在c-phy接口上传输的符号序列中，并且接收器从连续符号之间的转变中生成时钟信号。c-phy接口的最大速度以及时钟和数据恢复(cdr)电路恢复时钟信息的能力可能会受到与在通信链路的不同线路上传输的信号转变有关的最大时间变化的限制，这可以限制每秒传输的符号的数目。移动设备所提供的服务和性能不断提高已经造成了对多相多线接口上数据吞吐量的不断增长的需求。


技术实现要素：

6.本文中所公开的某些实施例提供了通过改进编码技术和协议实现多线和/或多相通信链路上的改进通信的系统、方法和装置。在一些实施例中，通过增加在通信链路上使用的符号时钟速率来提高数据吞吐量。通信链路可以部署在诸如具有多个集成电路(ic)设备的移动终端之类的装置中。
7.在本公开的各个方面中，一种数据通信装置具有多个线路驱动器，被配置为将装置耦合到三线链路；第一线状态编码器，被配置为当三线链路处于第一信令状态时，接收符号序列中的第一符号，并且基于第一符号和第一信令状态来定义三线链路的第二信令状态；第二线状态编码器，被配置为接收符号序列中的第二符号，并且基于第二符号和第二信令状态来定义三线链路的第三信令状态。在符号序列中，第一符号紧接在第二符号之前。三
线链路在连续符号传输间隔中从第一信令状态转变到第二信令状态并且从第二信令状态转变到第三信令状态。当三线链路从第二信令状态转变到第三信令状态时，三线链路中的至少一条线的信令状态改变。
8.在一个方面中，第一线状态编码器和第二线状态编码器中的每个线状态编码器在每两个符号传输间隔定义三线链路的信令状态。
9.在某些方面中，该装置包括时钟生成电路，被配置为提供半速率符号时钟信号，该半速率符号时钟信号的周期是每个符号传输间隔的持续时间的两倍。该装置可以具有驱动器控制电路，被配置为控制多个线路驱动器；以及多路复用器，在第二信令状态与第三信令状态之间进行选择以向驱动器控制电路提供线状态信息。多路复用器可以基于半速率符号时钟信号的相位来在第二信令状态与第三信令状态之间进行选择。该装置可以具有第一多个触发器，由半速率符号时钟信号的反相时控并且被配置为捕获代表第二信令状态的第一控制信号；第二多个触发器，由半速率符号时钟信号时控并且被配置为捕获代表第三信令状态的第二控制信号。多路复用器还可以被配置为提供第一控制信号或第二控制信号作为线状态信息。
10.在一个方面中，该装置具有一个或多个映射器，该一个或多个映射器被配置为将至少16个数据位映射到符号序列中的至少7个符号。三线链路可以根据c-phy协议进行操作。
11.在一个方面中，该装置具有均衡器电路，该均衡器电路被配置为接收第二信令状态和第三信令状态的延迟版本，并且当基于第二信令状态与第三信令状态之间的差异来启动第三信令状态的传输时，配置多个线路驱动器。
12.在本公开的各个方面中，一种数据通信方法包括：将多个线路驱动器配置为将装置耦合到三线链路；当三线链路处于第一信令状态时，在第一线状态编码器处接收符号序列中的第一符号；基于第一符号和第一信令状态来定义三线链路的第二信令状态；在第二线状态编码器处接收符号序列中的第二符号；并且基于第二符号和第二信令状态来定义三线链路的第三信令状态。在符号序列中，第一符号紧接在第二符号之前。三线链路在连续符号传输间隔中从第一信令状态转变到第二信令状态并且从第二信令状态转变到第三信令状态。当三线链路从第二信令状态转变到第三信令状态时，三线链路中的至少一条线的信令状态改变。
13.在本公开的各个方面中，一种处理器可读存储介质包括代码，用于将多个线路驱动器配置为将装置耦合到三线链路；当三线链路处于第一信令状态时，在第一线状态编码器处接收符号序列中的第一符号；基于第一符号和第一信令状态来定义三线链路的第二信令状态；在第二线状态编码器处接收符号序列中的第二符号；并且基于第二符号和第二信令状态来定义三线链路的第三信令状态。在符号序列中，第一符号紧接在第二符号之前。三线链路在连续符号传输间隔中从第一信令状态转变到第二信令状态并且从第二信令状态转变到第三信令状态。当三线链路从第二信令状态转变到第三信令状态时，三线链路中的至少一条线的信令状态改变。
14.在本公开的各个方面中，一种数据通信装置具有多个接收器，被配置为提供代表三线链路中每个线对之间的信令状态差异的差异信号；第一线状态解码器，被配置为基于差异信号在符号时钟的第一半周期中的状态与差异信号在符号时钟的第二半周期中的状
态之间的差异来提供第一符号，符号时钟的第二半周期紧接在符号时钟中的第一半周期之前；第二线状态解码器，被配置为基于差异信号在符号时钟的第二半周期中的状态与差异信号在符号时钟的第三半周期中的状态之间的差异来提供第二符号，符号时钟的第三半周期紧接在符号时钟中的第二半周期之前；以及解映射器，被配置为对来自包括第一符号和第二符号的符号序列的数据进行解码。在符号序列中，第一符号紧接在第二符号之前。
15.在一些方面中，至少一个差异信号的信令状态在半速率符号时钟的半周期之间的每次转变处改变。该装置可以包括时钟恢复电路，该时钟恢复电路被配置为从差异信号中导出符号时钟。
16.在某些方面中，该装置包括多个差异信号处理器。每个差异信号处理器耦合到相关差异信号。每个差异信号处理器可以被配置为提供表示对应差异信号在符号时钟的第一半周期中的状态的第一信号、表示对应差异信号在符号时钟的第二半周期中的状态的第二信号、以及表示对应差异信号在符号时钟的第三半周期中的状态的第三信号。
17.在一个方面中，解映射器还被配置为对来自多个七符号序列中的每个序列的16位字进行解码或对来自由第一线状态解码器和第二线状态解码器同时生成的每个七符号序列对的32位字进行解码。三线链路可以根据c-phy协议进行操作。
18.在本公开的各个方面中，一种数据通信方法包括：提供代表三线链路中每个线对之间的信令状态差异的差异信号；基于差异信号在符号时钟的第一半周期中的状态与差异信号在符号时钟的第二半周期中的状态之间的差异来提供第一符号，符号时钟的第二半周期紧接在符号时钟中的第一半周期之前；基于符号时钟的第二半周期中的差异信号的状态与符号时钟的第三半周期中的差异信号的状态之间的差异来提供第二符号，符号时钟的第三半周期紧接在符号时钟中的第二半周期之前；以及对来自包括第一符号和第二符号的符号序列的数据进行解码。在符号序列中，第一符号紧接在第二符号之前。
19.在本公开的各个方面中，包括代码，用于提供代表三线链路中每个线对之间的信令状态差异的差异信号；基于差异信号在符号时钟的第一半周期中的状态与差异信号在符号时钟的第二半周期中的状态之间的差异来提供第一符号，符号时钟的第二半周期紧接在符号时钟中的第一半周期之前；基于差异信号在符号时钟的第二半周期中的状态与差异信号在符号时钟的第三半周期中的状态之间的差异来提供第二符号，符号时钟的第三半周期紧接在符号时钟中的第二半周期之前；以及对来自包括第一符号和第二符号的符号序列的数据进行解码。在符号序列中，第一符号紧接在第二符号之前。
附图说明
20.图1描绘了在ic设备之间采用数据链路的装置，该数据链路选择性地根据多个可用标准或协议中的一个可用标准或协议进行操作，这些可用标准或协议可以包括c-phy协议。
21.图2图示了用于在ic设备之间采用数据链路的装置的系统架构，该数据链路选择性地根据多个可用标准中的一个可用标准进行操作。
22.图3图示了c-phy三相传输器。
23.图4图示了c-phy三相编码接口中的信令。
24.图5图示了c-phy三相接收器。
25.图6是图示了c-phy三相编码接口中的潜在状态转变的状态图。
26.图7图示了在c-phy三相传输器中进行编码的一个示例。
27.图8图示了在c-phy三相接收器中进行解码的一个示例。
28.图9图示了根据本公开的各方面的使用双路径架构实现的映射电路的示例。
29.图10图示了根据本文中所公开的某些方面的被配置为使用半速率符号时钟信号来对c-phy接口的输入数据进行编码的传输器的第一示例。
30.图11图示了图10中图示的传输器的时序示例。
31.图12图示了根据本文中所公开的某些方面的被配置为使用半速率符号时钟信号来对c-phy接口的输入数据进行编码的传输器的第二示例。
32.图13图示了根据本公开的某些方面的可以用于被配置为用于半速率符号时钟操作的接收器的差异信号处理器。
33.图14图示了根据本文中所公开的某些方面的被配置为使用半速率符号时钟信号来对来自c-phy总线的信令状态的数据进行解码的接收器电路。
34.图15图示了与图14中图示的接收器相关联的时序。
35.图16图示了根据本公开的各方面的使用双路径架构实现的解映射电路的示例。
36.图17图示了采用可以根据本文中所公开的某些方面进行适配的处理电路的装置的示例。
37.图18是根据本文中所公开的某些方面在传输器处执行的方法的流程图。
38.图19是图示了根据本文中所公开的某些方面的接收装置的硬件实现方式的示例的图。
39.图20是根据本文中所公开的某些方面的在接收器处执行的方法的流程图。
40.图21是图示了根据本文中所公开的某些方面的接收装置的硬件实现方式的示例的图。
具体实施方式
41.下文结合附图所阐述的具体实施方式旨在作为对各种配置的描述，而不旨在表示可以实践本文中所描述的概念的唯一配置。具体实施方式包括目的是提供对各种概念的透彻理解的特定细节。然而，对于本领域的技术人员而言，显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，众所周知的结构和部件以框图形式示出，以免混淆这些概念。
42.如在本技术中所使用的，术语“部件”、“模块”、“系统”等旨在包括计算机相关实体，诸如但不限于硬件、固件、硬件和软件的组合、软件或正在执行的软件。例如，部件可以是但不限于在处理器上运行的过程、处理器、对象、可执行文件、执行线程、程序和/或计算机。通过说明，在计算设备上运行的应用和计算设备都可以是部件。一个或多个部件可以驻留在过程和/或执行线程中，并且一个部件可以位于一个计算机上和/或分布在两个或更多个计算机之间。另外，这些部件可以根据其上存储有各种数据结构的各种处理器可读介质执行。部件可以诸如根据具有一个或多个分组(诸如来自与本地系统、分布式系统中的另一部件交互，和/或通过信号跨诸如互联网之类的网络与其他系统交互的一个部件的数据)的信号之类通过本地过程和/或远程过程进行通信。
43.而且，术语“或”旨在意指包含性的“或”而非排他性的“或”。也就是说，除非另有说明或根据上下文清楚，否则短语“x采用a或b”旨在表示任何自然包含性枚举。也就是说，“x采用a或b”这一短语满足以下情况中的任一情况：x采用a；x采用b；或x采用a和b。另外，除非另有说明或根据上下文清楚指向单数形式，否则本技术和所附权利要求中使用的冠词“一”和“一个”通常应解释为意指“一个或多个”。
44.概述
45.本发明的某些方面可以适用于改进由mipi联盟指定的c-phy接口，该c-phy接口通常用于连接作为移动装置的子部件的电子设备，诸如电话、移动计算设备、电器、汽车电子装置、航空电子系统等。移动设备的示例包括蜂窝电话、智能电话、会话发起协议(sip)电话、膝上型电脑、笔记本电脑、上网本、智能本、个人数字助理(pda)、卫星收音机、全球定位系统(gps)设备、多媒体设备、视频设备、数字音频播放器(例如，mp3播放器)、相机、游戏机、可穿戴式计算设备(例如，智能手表、健康或健身追踪器等)、电器、传感器、自动售货机、或任何其他功能类似的设备。
46.本文中所公开的某些方面使得设备能够通过三线通信链路以比使用传统c-phy符号速率可能更高的数据速率进行通信。在本公开的各个方面中，数据通信装置具有多个线路驱动器，被配置为将该装置耦合到三线链路；以及数据编码器，被配置为在两个符号之间的每次转变中编码至少4个二进制数据位，该至少4个二进制数据位由多个线路驱动器通过三线链路连续传输，使得每个连续传输的符号对包括两个不同的符号。每个符号在相关符号传输间隔期间定义三线链路的信令状态，使得三线链路的每条线在相关符号传输间隔期间处于与三线链路的其他线不同的信令状态。可以使用三相和脉冲幅度调制的组合对数据进行编码。该装置可以包括线状态编码器，被配置为从数据编码器接收符号序列，并且向多个线路驱动器提供控制信号。控制信号使得多个线路驱动器中的每个线路驱动器在向符号序列中的每个符号提供的符号传输间隔期间将三线链路的一条线驱动到由每个符号定义的信令状态。
47.c-phy接口是高速串行接口，其可以在带宽受限的信道上提供高吞吐量。可以部署c-phy接口以将应用处理器连接到外围设备，这些外围设备包括显示器和相机。c-phy接口将数据编码为符号，这些符号通过一组三条线以三相信号的形式传输，这组三条线可以称为三件组或三线组。三相信号以不同相位在三件组的每条线上传输。每个三线三件组在通信链路上提供信道。符号间隔可以定义为其中单个符号控制三件组的信令状态的时间间隔。在每个符号间隔中，一条线未被驱动或被驱动到中间电压状态，而其余三条线中的两条线以差分形式驱动，使得两个差分驱动的线中的一条线呈现第一电压电平，而另一差分驱动的线呈现与第一电压电平不同的第二电压电平。非驱动线可以浮动和/或被端接，使得其呈现处于或接近中间电压电平的第三电压电平，该中间电压电平可以是第一电压电平与第二电压电平之间的中间电平电压电平。在一个示例中，驱动电压电平可以是 v和-v，其中第三电压是0伏。在另一示例中，驱动电压电平可以是 v和0伏，其中非驱动电压是 v/2。在每个连续传输的符号对中传输不同的符号，并且不同的线对可以在不同的符号间隔中以差分形式驱动。
48.图1描绘了可以采用c-phy三相协议来实现一个或多个通信链路的装置100的示例。装置100可以包括soc；处理电路10，2具有多个电路；或设备104、106和/或108，该设备
104、106和/或108可以在一个或多个asic中或在soc中实现。在一个示例中，装置100可以是通信设备，并且处理电路102可以包括在asic 104中提供的处理设备、一个或多个外围设备106、以及收发器108，该收发器108使得装置能够通过天线124与无线接入网、核心接入网、互联网和/或另一网络通信。
49.asic 104可以具有一个或多个处理器112、一个或多个调制解调器110、板载存储器114、总线接口电路116和/或其他逻辑电路或功能。处理电路102可以由操作系统控制，该操作系统可以提供使得一个或多个处理器112能够执行驻留在板载存储器114或处理电路102上提供的其他处理器可读存储122中的软件模块的应用程序接口(api)层。软件模块可以包括存储在板载存储器114或处理器可读存储器122中的指令和数据。asic 104可以访问其板载存储器114、处理器可读存储器122和/或处理电路102外部的存储。板载存储器114、处理器可读存储122可以包括只读存储器(rom)或随机存取存储器(ram)、电可擦可编程rom(eeprom)、闪存卡、或可以用于处理系统和计算平台的任何存储器设备。处理电路102可以包括、实现或有权访问本地数据库或其他参数存储，该参数存储可以维护用于配置和操作装置100和/或处理电路102的操作参数和其他信息。可以使用寄存器、数据库模块、闪存、磁介质、eeprom、软或硬盘等实现本地数据库。处理电路102还可以可操作地耦合到诸如天线124、显示器126、诸如开关或按钮128、130之类的操作员控件和/或集成或外部小键盘132之类的外部设备、以及其他部件。用户接口模块可以被配置为通过专用通信链路或通过一个或多个串行数据互连与显示器126、外部小键盘132等一起操作。
50.处理电路102可以提供使得某些设备104、106和/或108能够通信的一个或多个总线118a、118b、120。在一个示例中，asic 104可以包括总线接口电路116，该总线接口电路116包括电路、计数器、定时器、控制逻辑和其他可配置电路或模块的组合。在一个示例中，总线接口电路116可以被配置为根据通信规范或协议进行操作。处理电路102可以包括或控制配置和管理装置100的操作的功率管理功能。
51.图2图示了包括多个ic设备202和230的装置200的某些方面，该多个ic设备202和230可以通过通信链路220交换数据和控制信息。通信链路220可以用于连接一对ic设备202和230，该对ic设备202和230彼此靠近定位或物理位于装置200的不同部分中。在一个示例中，通信链路220可以设置在携载ic设备202和230的芯片载体、基板或电路板上。在另一示例中，第一ic设备202可以位于翻盖电话的键盘部分中，而第二ic设备230可以位于翻盖电话的显示部分中。在另一示例中，通信链路220的一部分可以包括电缆或光学连接。
52.通信链路220可以包括多个信道222、224和226。一个或多个信道226可以为双向信道，并且可以在半双工模式和/或全双工模式下操作。一个或多个信道222和224可以为单向信道。通信链路220可以为不对称通信链路，从而在一个方向上提供更高的带宽。在本文中所描述的一个示例中，第一信道222可以被称为正向信道222，而第二信道224可以被称为反向信道224。第一ic设备202可以被指定为主机系统或传输器，而第二ic设备230可以被指定为客户端系统或接收器，即使ic设备202和230都被配置为在信道222上传输和接收。在一个示例中，正向信道222可以当将数据从第一ic设备202传达到第二ic设备230时以较高的数据速率操作，而反向信道224可以当将数据从第二ic设备230传输到第一ic设备202时以较低的数据速率操作。
53.ic设备202和230可以各自包括处理器206、236或其他处理和/或计算电路或设备。
在一个示例中，第一ic设备202可以执行装置200的核心功能，这些核心功能包括：通过无线收发器204和天线214建立和维持无线通信，而第二ic设备230可以支持管理或操作显示控制器232的用户接口，并且可以使用相机控制器234控制相机或视频输入设备的操作。ic设备202和230中的一个或多个ic设备所支持的其他特征可以包括键盘、话音识别部件和其他输入或输出设备。显示控制器232可以包括支持诸如液晶显示器(lcd)面板、触摸屏显示器、指示器等之类的显示器的电路和软件驱动器。存储介质208和238可以包括暂态存储设备和/或非暂态存储设备，这些存储设备适于维护由相应处理器206和236和/或ic设备202和230的其他部件使用的指令和数据。通信链路220的一个或多个内部总线212和242和/或信道222、224和/或226可以促进每个处理器206、236及其对应存储介质208和238以及其他模块和电路之间的通信。
54.反向信道224可以以与正向信道222相同的方式操作，并且正向信道222和反向信道224可以能够以相当速度或以不同速度进行传输，其中速度可以表达为数据传送速率、符号传输速率和/或时控速率。依据应用，前向数据速率和反向数据速率可以基本相同或可以相差几个数量级。在一些应用中，单个双向信道226可以支持第一ic设备202与第二ic设备230之间的通信。正向信道222和/或反向信道224可以被配置为当例如正向信道222和反向信道224共享相同的物理连接并且以半双工方式操作时以双向模式操作。在一个示例中，可以操作通信链路220以根据工业标准或其他标准在第一ic设备202与第二ic设备230之间传达控制、命令和其他信息。
55.图2的通信链路220可以根据c-phy的mipi联盟规范来实现，并且可以提供包括多个信号线(表示为m条线)的有线总线。m条线可以被配置为在诸如移动显示数字接口(mddi)之类的高速数字接口中携带n相经编码数据。m条线可以促进信道222、224和226中的一个或多个信道上的n相极性编码。物理层驱动器210和240可以被配置为或适于生成n相极性经编码数据以在通信链路220上传输。使用n相极性编码提供高速数据传送，并且因为在n相极性经编码数据链路中活动的驱动器较少，所以可能消耗其他接口的功率中的一半或更少的功率。
56.当被配置为用于n相极性编码时，物理层驱动器210和240通常可以对通信链路220上的每个转变的多个位进行编码。在一个示例中，三相编码和极性编码的组合可以用于每第二lcd驱动器ic的80个帧支持宽视频图形阵列(wvga)，而无需帧缓冲器，从而以810mbps的速度传递像素数据以进行显示刷新。
57.图3是图示了三线三相极性编码器的图300，该三线三相极性编码器可以用于实现图2中所描绘的通信链路220的某些方面。选择三线三相编码的示例仅是为了简化对本发明的某些方面的描述。所公开的用于三线三相编码器的原理和技术可以应用于m线n相极性编码器的其他配置。
58.在三线三相极性编码方案中为3条线中的每条线定义的信令状态可以包括正驱动状态、负驱动状态和中间驱动状态或非驱动状态。正驱动状态和负驱动状态可以以下方式获得：在信号线318a、318b和/或318c中的两个信号线之间提供电压差，和/或驱动电流通过串联连接的信号线318a、318b和/或318c中的两个信号线，使得电流在两个信号线318a、318b和/或318c中沿不同方向流动。可以提供第三状态作为通过将信号线318a、318b或318c的驱动器的输出置于高阻抗模式而实现的非驱动状态。通常，没有显着的电流流过非驱动
信号线318a、318b或318c。可替代地或附加地，第三状态可以是通过被动或主动使得一个信号线318a、318b或318c达到基本位于驱动信号线318a、318b和/或318c上提供的正电压电平与负电压电平之间的一半的电压电平而在信号线318a、318b或318c上获得的中间状态。可以使用三个电压或电流状态( 1、-1和0)来表示为三线三相极性编码方案定义的信号状态。
59.三线三相极性编码器可以采用线路驱动器308来控制信号线318a、318b和318c的信令状态。线路驱动器308可以实现为单元级电流模式或电压模式驱动器。在一些实现方式中，每个线路驱动器308可以接收确定对应信号线318a、318b和318c的输出状态的各组信号316a、316b和316c。在一个示例中，这些组信号316a、316b和316c中的每个组可以包括两个或更多个信号，该两个或更多个信号包括上拉信号(pu信号)和下拉信号(pd信号)，该pu信号和pd信号当它们为高电平时，分别激活驱动信号线318a、318b和318c朝向较高电平电压或较低电平电压的上拉电路和下拉电路。在该示例中，当pu信号和pd信号都为低电平时，信号线318a、318b和318c可以终止于中间电平电压。
60.对于三线三相极性编码方案中的每个所传输的符号间隔，至少一个信号线318a、318b或318c处于中间电平/非驱动(0)电压或电流状态，而正驱动( 1电压或电流状态)信号线318a、318b或318c的数目等于负驱动(-1电压或电流状态)信号线318a、318b或318c的数目，使得流向接收器的电流总和始终为零。对于每个符号，至少一个信号线318a、318b或318c的信令状态从在前一传输间隔中传输的线状态改变。
61.操作时，映射器302可以接收16位数据310并且将其映射到7个符号312。在c-phy示例中，7个符号中的每个符号定义一个符号间隔的信号线318a、318b和318c的状态。7个符号312可以使用为每个信号线318a、318b和318c提供定时符号序列314的并串转换器304来串行化。符号序列314通常使用传输时钟来定时。三线三相编码器306接收由映射器一次一个符号产生的7个符号序列314，并且计算每个符号间隔的每个信号线318a、318b和318c的状态。三线三相编码器306基于当前输入符号314和信号线318a、318b和318c的先前状态来选择信号线318a、318b和318c的状态。
62.使用三线三相编码准许在多个符号中编码多个位，其中每个符号的位不是整数。在c-phy通信链路的示例中，可以同时被驱动的两条线存在3个可用组合，并且被驱动的线对上的极性存在2种可能组合，从而产生6种可能的状态。由于每个转变都是从当前状态发生，所以每个转变都可以使用6个状态中的5个状态。每个转变都需要改变至少一条线的状态。对于5个状态，每个符号可以编码个位。因而，因为每个符号携带2.32位的7个符号可以编码16.24个位，所以映射器可以接受16位字并且将其转换为7个符号。换句话说，编码五个状态的七个符号的组合具有57(78,125)个枚举。因而，7个符号可以用于对16个位的2
16
(65,536)个枚举进行编码。
63.图4包括使用基于环形状态图450的三相调制数据编码方案编码的信号的时序图400的示例。信息可以以信令状态序列进行编码，其中例如，线或连接器处于由环形状态图450定义的三个相位状态s1、s2和s3中的一个相位状态。每个状态可以通过120
°
相移与其他状态分开。在一个示例中，可以在线或连接器上沿相位状态的旋转方向对数据进行编码。信号中的相位状态可以顺时针方向452和452'或逆时针方向454和454'旋转。例如，在顺时针方向452和452'上，相位状态可以以包括从s1到s2、从s2到s3以及从s3到s1的转变中的一个或多个转变的序列前进。在逆时针方向454和454'上，相位状态可以以包括从s1到s3、从s3
到s2和从s2到s1的转变中的一个或多个转变的序列前进。三个信号线318a、318b和318c携载相同信号的不同版本，其中版本可以相对于彼此相移120
°
。每个信令状态可以表示为线或连接器上的不同电压电平和/或流过线或连接器的电流方向。在三线系统中的信令状态序列中的每个信号状态期间，每个信号线318a、318b和318c处于与其他线不同的信号状态。当在三相编码系统中使用多于3个信号线318a、318b和318c时，两个或更多个信号线318a、318b和/或318c可以在每个信令间隔处于相同的信令状态，尽管每个状态都存在在每个信令间隔中的至少一个信号线318a、318b和/或318c上。
64.信息可以在每个相变410处沿旋转方向进行编码，并且三相信号可以针对每个信令状态改变方向。可以通过考虑在相变之前和之后哪些信号线318a、318b和/或318c处于
‘0’
状态来确定旋转方向，因为非驱动信号线318a、318b和/或318c在旋转三相信号中在每个信号状态下都发生改变，与旋转方向无关。
65.编码方案还可以在被主动驱动的两个信号线318a、318b和/或318c的极性408中编码信息。在三线实现方式中的任何时间，信号线318a、318b、318c中的恰好两个信号线使用相反方向的电流和/或电压差驱动。在一个实现方式中，可以使用两位值412对数据进行编码，其中一位在相变410的方向上进行编码，而第二位在当前状态的极性408中进行编码。
66.时序图400图示了使用相位旋转方向和极性两者的数据进行编码。曲线402、404和406分别与多相状态的三个信号线318a、318b和318c上携载的信号有关。最初，相变410处于顺时针方向，并且最高有效位被设置为二进制
‘1’
，直至相变410的旋转在时间414切换到逆时针方向，如由最高有效位的二进制
‘0’
所表示的。最低有效位反映信号在每个状态下的极性408。
67.根据本文所公开的某些方面，一个数据位可以在旋转中进行编码，或在三线三相编码系统中的相变中进行编码，并且附加位可以在两个驱动线的极性中进行编码。通过允许从当前状态转变到任何可能状态，可以在三线三相编码系统的每个转变中对附加信息进行编码。给定3个旋转相位和每个相位的两个极性，三线三相编码系统中有6个状态可用。因而，任何当前状态都有5个状态可用，并且每个符号(转变)可能有个位进行编码，这允许映射器302接受16位字并且将其编码为7个符号。
68.图5是图示了三线三相解码器500的某些方面的图。差分接收器502a、502b、502c和线状态解码器504被配置为提供三个传输线相对彼此的状态的数字表示(例如，图3所示的信号线318a、318b和318c)，并且检测与在前一符号周期中传输的状态相比的三个传输线的状态的改变。七个连续状态由串行到并行转换器506组合以获得一组7个符号516以供由解映射器508处理。解映射器508产生16个数据位518，该16个数据位518可以缓存在先入先出(fifo)寄存器510中以提供输出数据520。
69.线状态解码器504可以从在信号线318a、318b和318c上接收的经相位编码信号中提取符号514的序列。这些符号514被编码为如本文中所公开的相位旋转和极性的组合。线状态解码器可以包括cdr电路524，该cdr电路524提取时钟526，该时钟526可以用于从信号线318a、318b和318c可靠捕获线状态。转变发生在每个符号边界处的信号线318a、318b和318c中的至少一个信号线上，并且cdr电路524可以被配置为基于一个转变或多个转变的发生来生成时钟526。可以延迟时钟的边沿以允许所有信号线318a、318b和318c有时间稳定，从而确保捕获当前线状态用于解码目的。
70.图6是图示了三条线的可能信令状态602、604、606、612、614、616的状态图600，其中图示了从每个状态的可能转变。在三线三相通信链路的示例中，6个转变和30个状态转变可用。状态图600中的可能信令状态602、604、606、612、614和616包括并扩展了图4的环形状态图450中所示的状态。如状态元素628的示例所示，状态图600中的每个信令状态602、604、606、612、614和616定义了信号线318a、318b、318c的电压信令状态，这些电压信令状态分别被标记为a、b和c。例如，在信令状态602( x)中，线a＝ 1，线b＝-1，线c＝0，从而产生差分接收器502a的输出(a-b)＝ 2，差分接收器502b的输出(b-c)＝-1以及差分接收器502c的输出(c-a)＝-1。接收器中的相变检测电路所做出的转变判定基于差分接收器502a、502b、502c产生的5个可能电平，该5个可能电平包括电压状态-2、-1、0、 1和 2。
71.状态图600中的转变可以由翻转、旋转、极性符号(例如，frp符号626)来表示，该fpr符号具有集合{000，001，010，011，100}中的三位二进制值中的一个三位二进制值。frp符号626的旋转位622指示与到下一状态的转变相关联的相位旋转方向。当到下一状态的转变牵涉到极性改变时，frp符号626的极性位624被设置为二进制1。当frp符号626的翻转位620被设置为二进制1时，旋转值和极性值可以被忽略和/或归零。翻转表示仅牵涉到极性改变的状态转变。因而，当翻转发生时，三相信号的相位被认为不旋转，并且当翻转发生时，极性位多余。frp符号626对应于每个转变的线状态改变。状态图600可以分为包括正极性信令状态602、604、606的内圆608和涵盖负极性信令状态612、614、616的外圆618。
72.图7图示了可以在某些c-phy接口中使用的线状态编码700的示例。符号编码器702接收frp符号708的流，frp符号708的流可以具有图6所示的frp符号626的格式。映射器302(参见图3)可以从要通过c-phy总线传达的数据生成该串frp符号708。符号编码器702基于紧接在前的传输符号716来为frp符号708的流中的每个frp符号提供当前传输符号714。紧接在前的传输符号716由触发器或寄存器706维持，该寄存器706被配置为基于由符号时钟信号710提供的时序来捕获当前传输符号714。符号时钟信号710还为预驱动和控制电路704提供时序，该预驱动和控制电路704控制耦合到c-phy总线的线路驱动器的操作。在一些情况下，预驱动和控制电路704可以在符号时钟信号710的一个周期的持续时间内捕获并保持当前传输符号714。在一些情况下，预驱动和控制电路704可以提供控制线路驱动器电路的上拉段和下拉段的一组信号712。表720图示了产生针对c-phy总线的每条线状态722的电压电平724的该组信号712的状态。
73.图8图示了可以在某些c-phy接口中使用的线状态解码800的示例。比较器802集合监测c-phy总线的信令状态822并且产生差异信号，第一触发器或寄存器804基于符号时钟信号820所提供的时序将这些差异信号捕获为当前线状态826。时钟恢复电路812监测c-phy总线的信令状态822，并且产生接收时钟信号828，该接收时钟信号828可以由选通逻辑816选通以产生符号时钟信号820。选通逻辑816可以从时钟窗口逻辑814接收启用信号830，并且当稳定信号818指示接收时钟信号828有效时，选通逻辑816提供符号时钟信号820。第二触发器或寄存器806通过基于符号时钟信号820所提供的时序来捕获当前线状态826来提供先前线状态824。
74.符号解码器808产生frp符号810的流，这些符号810可以具有图6所示的frp符号626的格式。可以将frp符号810的流提供给解映射器508(参见图5)，该解映射器508对来自frp符号810的流的数据进行解码。符号解码器808基于先前线状态824与当前线状态826之
间的差异来在frp符号810的流中产生每个frp符号。
75.提高应用和传感器的复杂性和性能已经产生了对相应增加对数据速率和吞吐量的需求。例如，可以预期提高多个成像设备和一个成像设备的分辨率会产生要通过应用处理器与其他设备之间的c-phy总线进行传达的数量不断增加的图像数据。对较高帧速率的需求和在装置中提供多个成像设备也使要传输的图像数据的数量成倍增加，并且可以减少可用于传输图像数据的时间。显示系统正在同时提供了更高的分辨率，并且可能需要处理更高的帧速率。使用传统c-phy接口可能难以满足对吞吐量增加的需求。
76.c-phy数据路径以全速率时钟运行，由此数据分别在传输器的符号时钟信号或接收器的符号时钟信号的单一类型的边沿上进行传输和采样。基于在一个实现方式中采用的电路设计，用于符号时钟信号中的定时的边沿类型可以是上升边沿或下降边沿。数据吞吐量由c-phy接口的符号率确定，其中符号速率可以表达为每秒通过c-phy总线传输的符号的数目。根据传统c-phy规范：
77.符号速率＝符号时钟频率。
78.数据吞吐量可以测量为每秒通过c-phy总线传输的位的数目。在一个示例中，可以在连续传输的符号之间的转变中对大约2.32个位进行编码，使得
79.数据吞吐量＝2.32*(符号时钟频率)。
80.可以通过增加符号时钟频率来提高数据吞吐量。增加符号时钟频率的能力受到c-phy传输器和接收器中的电路的性能的限制。在许多实现方式中，为逻辑门定义的切换时间可能会限制最大符号时钟频率，和/或可能会限制在符号时钟频率下操作的电路中的门级的数目。在一个示例中，通过接收器的逻辑电路的传播时间差异可以限制可以以可靠方式对符号进行采样的时间间隔。在另一示例中，高速全速率符号时钟信号的生成和分发可能难以完成并且可能使集成电路设计复杂化。
81.根据本公开的某些方面实现的c-phy接口可以在不增加符号时钟速率的情况下提高c-phy接口的数据吞吐量。在一个方面中，c-phy数据路径中的时序可以由半速率符号时钟信号控制。当使用半速率符号时钟信号时，符号可以在符号时钟信号的上升边沿和下降边沿上传输，从而放宽了在较高符号速率下对符号时钟信号的频率要求。使用根据本公开的某些方面的半速率符号时钟信号规定：
82.符号速率＝2*(符号时钟频率)。
83.数据吞吐量被测量为每秒通过c-phy总线传输的位的数目。当在连续传输的符号之间的转变中对2.32个位进行编码时：
84.数据吞吐量＝4.64*(符号时钟频率)。
85.在一个示例中，在传统c-phy接口中使用10ghz符号时钟信号获得的数据吞吐量可以在根据本公开的某些方面实现的c-phy接口中使用5ghz符号时钟信号获得。
86.本公开的某些方面涉及可以使用半速率符号时钟信号操作的c-phy传输器和接收器的结构和配置。在各种示例中，c-phy传输器和接收器被配置为用于双路径架构，每个路径对符号的序列中的交替符号进行编码或解码。出于本描述的目的，被配置为与半速率符号时钟一起使用的传输器或接收器中的路径被指定为奇数路径和偶数路径。在一个示例中，传输器或接收器中的奇数路径处理序列中的第一符号、第三符号、第五符号等传输的符号，而传输器或接收器中的偶数路径处理序列中第二符号、第四符号、第六符号等传输的符
号。操作时，路径在结构上具有对称性，符号或路径可以任意指定为奇数和偶数。根据一个方面，使用双路径架构实现的c-phy传输器包括映射器，该映射器向对应奇数路径和偶数路径提供奇数符号和偶数符号。根据一个方面，使用双路径架构实现的c-phy接收器包括解映射器，该解映射器从对应奇数路径和偶数路径接收奇数符号和偶数符号并且对奇数符号和偶数符号进行交织以提供用于解码的符号的序列。
87.图9图示了根据本公开的各方面的可以在配置有双路径架构的c-phy传输器中实现的映射电路900、930的示例。第一映射电路900包括两个映射器902、904，每个映射器902、904馈送传输器中的路径中的一个路径，其中传输器使用偶数符号路径和奇数符号路径来实现。每个偶数符号定义一个信令状态，其后紧接一个奇数符号定义的信令状态，每个奇数符号定义一个信令状态，其后紧接一个偶数符号定义的信令状态。
88.第一映射电路900可以接收输入数据912作为两个16位字或单个32位字。第一映射电路900将32位字分成两个16位字。每个16位字可以由相应映射器902、904映射成7个frp符号的序列。可以使用相应串行器906、908对7个frp符号的序列的每个21位表示进行串行化以获得frp符号的定时序列。串行器906、908提供半速率符号时钟信号910的每个时钟周期一个符号，该半速率符号时钟信号910的频率等于期望符号传输速率的一半。在所图示的示例中，两个映射器902、904向对应串行器906、908提供七个3位frp符号的序列。
89.映射器902、904的时序由电路914提供的字时钟信号916控制，该电路914将半速率符号时钟信号910除以七。串行器906、908的输入时序由字时钟信号916控制，而串行器906、908的输出时序由半速率符号时钟信号910控制。
90.在一个示例中，第一映射电路900将frp符号提供给偶数符号路径918，该frp符号对16位字进行编码，该16位字与在提供给奇数符号路径920的frp符号中编码的16位字不同。例如，frp符号n被提供给偶数符号路径918，而符号n 1被提供给奇数符号路径920，其中符号n 1在传输中跟随符号n。从两个映射器902、904获得的序列可以依次提供给偶数符号路径918和奇数符号路径920，从而将7个frp符号的两个序列有效组合成14-符号序列。
91.在另一示例中，两个映射器902、904中的每个映射器都可以被配置为偶数映射器902和奇数映射器904，映射器902、904都被配置为接收相同的32位字。在该示例中，偶数映射器902提供表示32位字的14-符号序列中的偶数符号，而奇数映射器904提供表示32位字的14-符号序列中的奇数符号。可以对映射器902、904所产生的符号进行串行化，并且将其提供给对应符号路径918、920。在该示例中，串行总线上的信令与传统c-phy传输器一致。
92.第二映射电路930使用单个映射器934并且被配置为接收16位字中的数据。单个映射器934被配置为对7个frp符号的序列中的每个16位字进行编码。7个frp符号的序列可以使用解复用器936加载到7到2移位寄存器938中，该解复用器936将偶数符号和奇数符号提供给耦合到对应偶数符号路径918和奇数符号路径920的移位寄存器。解复用器936使用通过除法器940的操作从符号时钟信号910导出的时钟信号942以输入数据时钟速率的一半时控。
93.图10图示了传输器1000的第一示例，该传输器1000被配置为使用半速率符号时钟信号910来将输入数据1020编码为控制c-phy三件组1024的信令状态的符号。传输器1000使用偶数符号路径和奇数符号路径实现，其中每个偶数符号定义一个信令状态，其后紧接一个奇数符号定义的信令状态，每个奇数符号定义一个信令状态，其后紧接一个偶数符号定
义的信令状态。在一些实现方式中，所得符号序列符合c-phy协议。图11图示了传输器1000的时序1100。
94.输入数据1020可以由映射电路1002作为两个16位字或作为单个32位字来接收。例如，映射电路1002可以对应于图9所示的映射电路900、930中的一个映射电路。由映射电路1002提供的frp符号的序列中的每个符号通过触发器1004和1014中的一个触发器捕获，这些触发器1004和1014维持要被编码为用于传输的下一frp符号1030、1032。在半速率符号时钟信号910的每个周期内，偶数符号路径中的触发器1004将输入提供给第一线状态编码器1006，并且奇数符号路径中的触发器1014将输入提供给第二线状态编码器1016。
95.第一线状态编码器1006提供下一偶数3位线状态符号1034作为其输出，以定义c-phy三件组1024的每条线的信令状态。下一偶数3位线状态符号1034基于偶数3位符号1030与在奇数符号路径上生成的当前奇数3位线状态符号1040之间的差异来生成。由半速率符号时钟信号910的反相时控的触发器1008通过当下一偶数3位线状态符号1034通过触发器1008进行时控时捕获它来提供当前偶数3位线状态符号1038，以便被传输。
96.第二线状态编码器1016提供下一奇数3位线状态符号1036作为其输出，以定义c-phy三件组1024的每条线的信令状态。下一奇数3位线状态符号1036基于奇数3位符号1032与偶数符号路径上生成的当前偶数3位接线状态符号1038之间的差异来生成。由半速率符号时钟信号910时控的触发器1018通过当下一奇数3位线状态符号1036通过触发器1018进行时控时捕获它来提供当前奇数3位线状态符号1040，以便被传输。
97.多路复用器1010从当前偶数3位线状态符号1038和当前奇数3位线状态符号1040中选择其输出1042。多路复用器1010的输出1042被提供给预驱动和控制电路1012，该预驱动和控制电路1012控制耦合到c-phy三件组1024的线路驱动器1022集合。多路复用器1010由半速率符号时钟信号910控制，使得偶数符号和奇数符号控制1002在半速率符号时钟信号910的不同相位(半周期)下的状态。
98.图12图示了传输器1200的第二示例，该传输器1200被配置为使用半速率符号时钟信号910来将输入数据1220编码为控制c-phy三件组1242的信令状态的符号。传输器1200以与图10的传输器1000相似的方式操作，该传输器1000中添加了支持均衡的管线电路1226、1236。
99.传输器1200使用偶数符号路径和奇数符号路径来实现，其中每个偶数符号定义了一个信令状态，其后紧接由奇数符号定义的信令状态，并且每个奇数符号定义了一个信令状态，其后紧接由偶数符号定义的信令状态。所得符号序列符合c-phy协议。
100.输入数据1220可以被映射电路1202接收为两个16位字或单个32位字。例如，映射电路1202可以对应于图9所示的映射电路900、930中的映射电路。由映射电路1202提供的frp符号序列中的每个符号通过触发器1204和1214中的一个触发器捕获，该触发器维持下一frp符号以供处理。在半速率符号时钟信号910的每个周期内，偶数符号路径中的触发器1204将输入提供给第一线状态编码器1206，并且奇数符号路径中的触发器1214将输入提供给第二线状态编码器1216。
101.第一线状态编码器1206提供下一偶数3位线状态符号作为其输出以定义c-phy三件组1242的每条线的信令状态。基于下一偶数frp符号与在奇数符号路径上生成的当前奇数3位线状态符号1246之间的差异来生成下一偶数3位线状态符号。由半速率符号时钟信号
910的反相时控的触发器1208通过当由第一线状态编码器1206提供的下一偶数3位线状态符号通过触发器1208时控时捕获它来提供当前偶数3位线状态符号1244，以便被传输。
102.第二线状态编码器1216提供下一奇数3位线状态符号作为其输出以定义c-phy三件组1242的每条线的信令状态。基于下一奇数frp符号与在偶数符号路径上生成的当前偶数3位线状态符号1244之间的差异来生成下一奇数3位线状态符号。由半速率符号时钟信号910的反相时控的触发器1218通过当由第二线状态编码器1216提供的下一奇数3位线状态符号通过触发器1218时控时捕获它来提供当前奇数3位线状态符号1246，以便被传输。
103.在所图示的示例中，将当前偶数3位线状态符号1244和当前奇数3位线状态符号1246提供给产生一个或多个驱动器控制信号1224、1234的相应偶数预驱动和控制电路1222和奇数预驱动和控制电路1232，该相应偶数预驱动和控制电路1222和奇数预驱动和控制电路1232被配置为控制耦合到c-phy三件组1242的线路驱动器1210集合。驱动器控制信号1224、1234被提供给相应管线电路1226、1236，该相应管线电路1226、1236提供足以启用均衡电路1228、1238以确定驱动器控制信号1224、1234的均衡配置的延迟。在所图示的示例中，管线电路1226、1236包括将驱动器控制信号1224、1234延迟对应两个或更多个时钟周期的两个或更多个触发器。用于偶数符号路径的管线电路1226中的触发器由半速率符号时钟信号910的反相时控，并且用于奇数符号路径的管线电路1236中的触发器由半速率符号时钟信号910时控以维持偶数符号路径与奇数符号路径之间建立的时序关系。经延迟的驱动器控制信号由相应管线电路1226、1236提供给均衡器电路1228、1238，该均衡器电路1228、1238可以对经延迟的驱动器控制信号中的某些经延迟的驱动器控制信号应用时序调整，针对某些经延迟的驱动器控制信号生成驱动器幅度控制信号，或提供时间和幅度调整的某个组合。均衡器电路1228、1238向多路复用器1240提供经延迟的驱动器控制信号和/或定时和幅度调整控制信号。
104.多路复用器1240在均衡器电路1228、1238的输出之间进行选择以提供其输出。多路复用器1240的输出被提供给耦合到c-phy三件组1242的线路驱动器1210集合。多路复用器1240由半速率符号时钟信号910控制，使得偶数符号和奇数符号控制c-phy三件组1242在半速率符号时钟信号910的不同相位(半周期)下的状态。
105.被配置为对根据由半速率符号时钟信号提供的时序传输的符号序列进行解码的接收器可以使用单独的偶数符号路径和奇数符号路径进行配置。差异信号处理器可以用于解复用差异信号以获得当前线状态和先前线状态。
106.图13图示了根据本公开的某些方面的可以用于被配置为用于半速率符号时钟操作的接收器中的差异信号处理器1300、1330和1360的一个示例。
107.ab差异信号处理器1300从比较器或线路接收器电路接收ab差异信号1302。ab差异信号1302可以从诸如图8所示的比较器802集合之类的比较器集合中的一个比较器接收。比较器提供差异信号集合{ab，bc，ca}，该差异信号集合{ab，bc，ca}表示c-phy总线中的线三件组(被称为线a、b和c)的信号状态差异。在一些实现方式中，ab差异信号1302是多位信号和/或可以通过两个或更多个连接器或线传输。图15是时序图1500，该时序图1500包括ab差异信号1302的快照，该快照涵盖所接收的符号间隔{n，n 1，
…
n 8}的信令状态。ab差异信号处理器1300包括第一触发器1304，该第一触发器1304由半速率符号时钟信号1324时控并且被配置为捕获偶数ab状态1320，该偶数ab状态1320包括符号集合{n-1，n 1，n 3，n 5和n 7}
中的每个符号的ab状态。
108.ab差异信号处理器1300包括第二触发器1306，该第二触发器1306由半速率符号时钟信号1324的反相时控，并且被配置为捕获奇数ab状态1322，该奇数ab状态1322包括符号集合{n，n 2，n 4和n 6}。ab差异信号处理器1300还包括第三触发器1308和第四触发器1310，该第三触发器1308和第四触发器1310由半速率符号时钟信号1324时控并且提供对齐的当前偶数ab状态1314和当前奇数ab状态1316。ab差异信号处理器1300还包括由半速率符号时钟信号1324时控的第五触发器1312，该第五触发器1312捕获当前奇数ab状态1316以提供在时间上与对应当前偶数ab状态1314和当前奇数ab状态1316对齐的先前奇数ab状态1318。
109.bc差异信号处理器1330从比较器或线路接收器电路接收bc差异信号1332。bc差异信号1332可以从诸如图8所示的比较器802集合之类的比较器集合中的一个比较器接收。在一些实现方式中，bc差异信号1332是多位信号和/或可以通过两个或更多个连接器或线传输。bc差异信号处理器1330包括第一触发器1334，该第一触发器1334由半速率符号时钟信号1324时控并且被配置为捕获偶数bc状态1350，该偶数bc状态1350包括符号集合{n-1，n 1，n 3，n 5和n 7}中的每个符号的bc状态。
110.bc差异信号处理器1330包括第二触发器1336，该第二触发器1336由半速率符号时钟信号1324的反相时控，并且被配置为捕获奇数bc状态1352，该奇数bc状态1352包括符号集合{n，n 2，n 4和n 6}。bc差异信号处理器1330还包括第三触发器1338和第四触发器1340，该第三触发器1338和第四触发器1340由半速率符号时钟信号1324时控并且提供对齐的当前偶数bc状态1344和当前奇数bc状态1346。bc差异信号处理器1330还包括由半速率符号时钟信号1324时控的第五触发器1342，该第五触发器1342捕获当前奇数bc状态1346以提供在时间上与对应当前偶数bc状态1344和当前奇数bc状态1346对齐的先前奇数bc状态1348。
111.ca差异信号处理器1360从比较器或线路接收器电路接收ca差异信号1362。ca差异信号1362可以从诸如图8所示的比较器802集合之类的比较器集合中的一个比较器接收。在一些实现方式中，ca差异信号1362是多位信号和/或可以通过两个或更多个连接器或线传输。ca差异信号处理器1360包括第一触发器1364，该第一触发器1364由半速率符号时钟信号1324时控并且被配置为捕获偶数ca状态1380，该偶数ca状态1380包括符号集合{n-1，n 1，n 3，n 5和n 7}中的每个符号的ca状态。
112.ca差异信号处理器1360包括第二触发器1366，该第二触发器1366由半速率符号时钟信号1324的反相时控，并且被配置为捕获奇数ca状态1382，该奇数ca状态1382包括符号集合{n，n 2，n 4和n 6}。ca差异信号处理器1360还包括第三触发器1368和第四触发器1370，该第三触发器1368和第四触发器1370由半速率符号时钟信号1324时控并且提供对齐的当前偶数ca状态1374和当前奇数ca状态1376。ca差异信号处理器1360还包括由半速率符号时钟信号1324时控的第五触发器1372，该第五触发器1372捕获当前奇数ca状态1376以提供在时间上与对应当前偶数ca状态1374和当前奇数ca状态1376对齐的先前奇数ca状态1378。
113.图14图示了被配置为使用半速率符号时钟信号1324对来自c-phy总线的信令状态的数据1450进行解码的接收器电路1400。接收器电路1400使用偶数符号路径和奇数符号路
径实现，其中每个符号对应于在连续信令状态之间的转变中进行编码的数据。每个偶数符号表示第一信令状态，其后紧接由奇数符号表示的第二信令状态，并且每个奇数符号表示第三信令状态，其后紧接由偶数符号表示的第四信令状态。符号序列符合c-phy协议。图15图示了与接收器电路1400相关联的时序。
114.接收器电路1400可以包括或可以耦合到比较器，诸如图8所示的比较器802集合。比较器提供差异信号集合{ab，bc，ca}，这些差异信号表示c-phy总线中的线三件组(被称为线a、b和c)的信号状态的差异。提供三个差异信号处理器1402、1404、1406以从c-phy总线上的符号传输间隔序列中的信令状态中提取信息。符号传输间隔由符号传输速率定义。该差异信号集合也被提供给时钟恢复电路1430，该时钟恢复电路1430生成半速率符号时钟信号1324。半速率符号时钟信号1324的每个周期定义两个符号传输间隔。
115.ab差异信号处理器1402将当前偶数ab状态、当前奇数ab状态和先前奇数ab状态提供给线状态解码器对。bc差异信号处理器1404将当前偶数bc状态、当前奇数bc状态和先前奇数bc状态提供给线状态解码器对。ca差异信号处理器1406将当前偶数ca状态、当前奇数ca状态和先前奇数ca状态提供给线状态解码器对。
116.偶数线状态解码器1408通过确定ab差异信号、bc差异信号和ca差异信号的当前奇数状态1412与ab差异信号、bc差异信号和ca差异信号的当前偶数状态1414之间的差异来提供3位偶数frp符号1436。ab差异信号、bc差异信号和ca差异信号的当前偶数状态1414出现在ab差异信号、bc差异信号和ca差异信号的当前奇数状态1412之前。奇数线状态解码器1410通过确定ab差异信号、bc差异信号和ca差异信号的当前偶数状态1414与ab差异信号、bc差异信号和ca差异信号的先前奇数状态1416之间的差异来提供3位奇数frp符号1438。ab差异信号、bc差异信号和ca差异信号的先前奇数状态1416出现在ab差异信号、bc差异信号和ca差异信号的当前偶数状态1414之前。
117.偶数frp符号1436和奇数frp符号1438分别保存在对应寄存器或触发器1418和1420中，以将偶数frp输入1440和奇数frp输入1442提供给1到7串行到并行转换器1422，1424。寄存器或触发器1418和1420以及串行到并行转换器1422、1424的输入由半速率符号时钟信号1324时控。串行到并行转换器1422、1424基于由将半速率符号时钟信号1324除以7的电路1428提供的数据时钟信号1434所提供的时序来提供符号序列的21位表示，作为解映射器1426的偶数和奇数输入1444。解映射器1426对偶数和奇数输入1444进行交织和解码以获得经解码数据1450，该经解码数据1450可以16位或32位字输出。串行到并行转换器1422、1424和解映射器1426可以基于由数据时钟信号1434提供的时序来操作。
118.图16图示了根据本公开的各方面的可以在使用双路径架构配置的c-phy接收器中实现的解映射电路1600、1630的示例。第一解映射电路1600包括两个解映射器1606、1608。第一解串器1602或串行到并行转换器向第一解映射器1606提供从偶数符号路径1612接收的七个3位符号的每个序列的21位表示。第二解串器1604向第二解映射器1608提供从奇数符号路径1614接收的七个3位符号的每个序列的21位表示。从偶数符号路径1612和奇数符号路径1614接收的符号可以被配置为frp符号。解映射器1606、1608可以被配置为根据c-phy编码将七符号序列转换为数据。在一些实现方式中，解映射器1606、1608中的每个解映射器可以通过使用七个符号序列的21位表示来索引查找表来对七个符号的序列进行解码。在一个示例中，第一解映射电路1600可以提供输出数据1620作为两个16位字。在另一示例
中，第一解映射电路1600可以提供输出数据1620作为两个16位字或作为单个32位字。
119.解串器1602、1604在半速率符号时钟信号1610的每个时钟周期接收一个符号，该半速率符号时钟信号1610的频率等于期望符号传输速率的一半。在所图示的示例中，两个解映射器1606、1608中的每个解映射器从对应解串器1602、1604接收七个3位frp符号的集合。解映射器1606、1608的操作和解串器1602、1604的输出的时序由将半速率符号时钟信号1610除以七的电路1616所提供的字时钟信号1618控制。在所图示的示例中，从偶数符号路径1612接收frp符号n，而从奇数符号路径1614接收符号n 1，其中在符号n之后从c-phy总线接收符号n 1。
120.在一些实现方式中，两个解映射器1606、1608中的每个解映射器可以被配置为偶解映射器1606和奇解映射器1608，解映射器1606、1608两者均被配置为输出相同32位字的部分。在一些实现方式中，串行总线上的信令与传统c-phy传输器一致。
121.第二解映射电路1630使用单个解映射器1642并且被配置为交织从偶数符号路径1652和奇数符号路径1654接收的符号。在一个示例中，通过触发器1636、1638集合从解串器1632、1634捕获7个frp符号的序列，其中触发器1636、1638集合和解串器1632、1634的输出由字时钟信号1656控制，该字时钟信号1656可以从将半速率符号时钟信号1610除以7的除法器1646获得。在一个示例中，解串器1632、1634被配置为将多达7个所接收的符号组装成由相应触发器1636、1638集合捕获的符号序列。第一触发器1636集合从偶数符号路径1652捕获七符号序列，而第二触发器1638集合从奇数符号路径1654捕获七符号序列。多路复用器1640根据半字时钟信号1658所提供的选择信号馈送到解映射器1642，该半字时钟信号1658可以从将半速率符号时钟信号1610除以3.5的除法器1648获得。在半速率符号时钟信号1610的每个周期内，解映射器1642在第二解映射电路1630的输出1650处产生两个16位数据字。在一个示例中，第一16位数据字从通过偶数符号路径1652处理的七符号序列解码，而第二16位数据字从通过奇数符号路径1654处理的七符号序列解码。
122.处理电路和方法的示例
123.图17是图示了使用处理电路1702的装置的硬件实现方式的示例的概念图1700，处理电路1702可以被配置为执行本文中所公开的一个或多个功能。根据本公开的各个方面，如本文中所公开的元件或元件的任何部分或元件的任何组合可以使用处理电路1702来实现。处理电路1702可以包括某些设备、电路系统和/或支持本文中所公开的各种编码方案的逻辑。在一个示例中，处理电路1702可以包括有助于将数据编码成符号的电路系统和模块的某个组合以及适于在串行总线的线上断言三个或更多个电压电平的线路驱动器。在另一示例中，处理电路1702可以包括有助于使用三相编码器、映射器、驱动器和/或均衡器将数据编码为符号的电路系统和模块的某个组合。处理电路1702可以包括管理如本文所公开的编码过程和/或解码过程的状态机或另一类型的处理设备。
124.处理电路1702可以包括由硬件模块和软件模块的某个组合控制的一个或多个处理器1704。处理器1704的示例包括微处理器、微控制器、数字信号处理器(dsp)、现场可编程门阵列(fpga)、可编程逻辑器件(pld)、状态机、定序器、门控逻辑、分立硬件电路、以及被配置为执行在整个本公开中所描述的各种功能。一个或多个处理器1704可以包括执行特定功能并且可以由软件模块1716中的一个软件模块配置、增强或控制的专用处理器。一个或多个处理器1704可以通过在初始化期间加载的软件模块1716的组合来配置，并且进一步地，
通过在操作期间加载或卸载一个或多个软件模块1716来配置。
125.在所图示的示例中，处理电路1702可以使用总线架构来实现，该总线架构通常由总线1710表示。总线1710可以包括任何数目的互连总线和网桥，这取决于处理电路1702的具体应用和整体设计约束。总线1710将包括一个或多个处理器1704和处理器可读存储介质1706的各种电路链接在一起。处理器可读存储介质1706可以包括存储器设备和大容量存储设备，并且在本文中可以被称为计算机可读介质和/或处理器可读介质。总线1710还可以链接各种其他电路，诸如定时源、定时器、外围设备、电压调节器和功率管理电路。总线接口1708可以提供总线1710与一个或多个收发器1712之间的接口。可以为处理电路所支持的每种联网技术提供收发器1712。在一些情况下，多种联网技术可以共享在收发器1712中发现的一些或全部电路系统或处理模块。每个收发器1712提供用于通过传输介质与各种其他装置进行通信的手段。依据装置的性质，还可以提供用户接口1718(例如，小键盘、显示器、扬声器、麦克风、操纵杆)，并且可以直接或通过总线接口1708以通信方式耦合到总线1710。
126.处理器1704可以负责管理总线1710并且负责可以包括执行存储在处理器可读介质中的软件的一般处理，该处理器可读介质可以包括处理器可读存储介质1706。在这点上，包括处理器1704的处理电路1702可以用于实现本文中所公开的方法、功能和技术中的任一方法、功能和技术。处理器可读存储介质1706可以用于存储在执行软件时由处理器1704所操纵的数据，并且该软件可以被配置为实现本文中所公开的方法中的任一方法。
127.处理电路1702中的一个或多个处理器1704可以执行软件。软件应当广义地解释为意指指令、指令集合、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件封装、例程、子例程、对象、可执行文件、执行线程、过程、功能、算法等，无论是指软件、固件、中间件、微码、硬件描述语言还是其他。该软件可以以计算机可读形式驻留在处理器可读存储介质1706或另一外部处理器可读介质中。处理器可读存储介质1706可以包括非暂态处理器可读介质。非暂态处理器可读介质例如包括磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩盘(cd)或数字多功能盘(dvd))、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒、或密钥驱动器)、随机存取存储器(ram)、rom、prom、可擦除prom(eprom)、eeprom、寄存器、可移除磁盘、以及用于存储可以被计算机访问和读取的软件和/或指令的任何其他合适介质。通过示例，处理器可读存储介质1706还可以包括载波、传输线、以及用于传输可以被计算机访问和读取的软件和/或指令的任何其他合适介质。处理器可读存储介质1706可以驻留在处理电路1702中、处理器1704中、处理电路1702外部，或分布在包括处理电路1702在内的多个实体中。处理器可读存储介质1706可以体现为计算机程序产品。例如，计算机程序产品可以包括包装材料中的处理器可读介质。本领域技术人员将认识到如何根据特定应用和强加于整个系统的总体设计约束来最好地实现在整个本公开中所描述的功能。
128.处理器可读存储介质1706可以维护在可加载代码段、模块、应用、程序等中维护和/或组织的软件，这些代码段、模块、应用、程序等在本文中可以被称为软件模块1716。软件模块1716中的每个软件模块可以包括指令和数据，这些指令和数据当安装或加载到处理电路1702上并且由一个或多个处理器1704执行时，有助于控制一个或多个处理器1704的操作的运行时图像1714。当被执行时，某些指令可以使得处理电路1702根据本文中所描述的某些方法、算法和过程来执行功能。
129.软件模块1716中的一些软件模块1716可以在处理电路1702的初始化期间被加载，
并且这些软件模块1716可以配置处理电路1702以使得能够执行本文中所公开的各种功能。例如，一些软件模块1716可以配置处理器1704的内部设备和/或逻辑电路1722，并且可以管理对诸如收发器1712、总线接口1708、用户接口1718、定时器、数学协处理器等之类的外部设备的访问。软件模块1716可以包括控制程序和/或操作系统，该控制程序和/或操作系统与中断处理程序和设备驱动器交互，并且控制对由处理电路1702提供的各种资源的访问。这些资源可以包括存储器、处理时间、对收发器1712的访问、用户接口1718等。
130.处理电路1702的一个或多个处理器1704可以是多功能的，由此软件模块1716中的一些软件模块1716被加载，并且被配置为执行不同功能或相同功能的不同实例。例如，一个或多个处理器1704可以附加地适于管理响应于来自用户接口1718、收发器1712和设备驱动器的输入而启动的后台任务。为了支持多个功能的执行，一个或多个处理器1704可以被配置为提供多任务环境，由此多个功能中的每个功能被实现为根据需要或期望由一个或多个处理器1704服务的任务集合。在一个示例中，多任务环境可以使用分时程序1720来实现，该分时程序1720在不同任务之间传递对处理器1704的控制，由此每个任务在完成任何未完成操作时和/或响应于诸如中断之类的输入将对一个或多个处理器1704的控制返回给分时程序1720。当任务控制一个或多个处理器1704时，处理电路有效专门用于由与控制任务相关联的功能解决的目的。分时程序1720可以包括操作系统、在循环的基础上转移控制的主环路、根据功能的优先化分配对一个或多个处理器1704的控制的功能、和/或通过将对一个或多个处理器1704的控制提供给处理功能来响应外部事件的中断驱动主环路。
131.图18是可以在耦合到多线通信链路的传输器处执行的数据通信方法的流程图1800。在一个示例中，通信链路可以具有三条线，并且数据可以在三条线的每条线上以不同相位传输的信号的相位状态和幅度进行编码。该方法可以至少部分分别在图10和图12所示的传输器1000或1200处执行。
132.在框1802处，传输器1000或1200可以配置多个线路驱动器以将装置耦合到三线链路。在框1804处，当三线链路处于第一信令状态时，传输器1000或1200可以在第一线状态编码器处接收符号序列中的第一符号。在框1806处，传输器1000或1200可以基于第一符号和第一信令状态来定义三线链路的第二信令状态。在框1808处，传输器1000或1200可以在第二线状态编码器处接收符号序列中的第二符号。在框1810处，传输器1000或1200可以基于第二符号和第二信令状态来定义三线链路的第三信令状态。在符号序列中，第一符号可以紧接在第二符号之前。三线链路在连续符号传输间隔中从第一信令状态转变到第二信令状态并从第二信令状态转变到第三信令状态。当三线链路从第二信令状态转变到第三信令状态时，三线链路中的至少一条线的信令状态改变。
133.在一个示例中，第一线状态编码器和第二线状态编码器中的每个线状态编码器在每两个符号传输间隔定义三线链路的信令状态。
134.在某些示例中，可以提供周期是每个符号传输间隔的持续时间两倍的半速率符号时钟信号。传输器1000或1200可以在第二信令状态与第三信令状态之间进行选择，以将线状态信息提供给控制多个线路驱动器的驱动器控制电路。选择可以基于半速率符号时钟信号的相位。传输器1000或1200可以对使用半速率符号时钟信号的反相时控的第一触发器进行时控。第一触发器可以被配置为捕获代表第二信令状态的第一控制信号。传输器1000或1200可以使用半速率符号时钟信号对第二触发器进行时控。第二触发器可以被配置为捕获
代表第三信令状态的第二控制信号。传输器1000或1200可以提供第一控制信号或第二控制信号作为线状态信息。传输器1000或1200可以将至少16个数据位映射到符号序列中的至少7个符号。三线链路可以根据c-phy协议进行操作。
135.在一些实现方式中，当基于第二信令状态与第三信令状态之间的差异来启动第三信令状态的传输时，传输器1000或1200可以配置多个线路驱动器。
136.图19是图示了采用处理电路1902的装置1900的硬件实现方式的示例的图。处理电路1902通常具有处理器1916，该处理器1916可以是微处理器、微控制器、数字信号处理器、定序器或状态机。处理电路1902可以使用总线架构来实现，该总线架构通常由总线1910表示。总线1910可以包括任何数目的互连总线和电桥，这取决于处理电路1902的具体应用和总体设计约束。总线1910将各种电路链接在一起，这些电路包括由处理器1916表示的一个或多个处理器和/或硬件模块，模块或电路1904、1906和1908，被配置为驱动三线链路的线的线路驱动器1912 1920、以及处理器可读存储介质1918。总线1910还可以链接各种其他电路，诸如定时源、外围设备、电压调节器、以及功率管理电路，这些电路在本领域是众所周知的，因此不再描述。
137.处理器1916负责一般处理，该一般处理包括执行存储在处理器可读存储介质1918上的软件。当由处理器1916执行时，该软件使得处理电路1902执行上文针对任何特定装置所描述的各种功能。处理器可读存储介质1918可以包括暂态介质和/或非暂态介质，该暂态介质和/或非暂态介质可以用于存储当执行软件时由处理器1916操纵的数据，该数据包括符号表和用于访问符号表的中间索引。处理电路1902还包括模块1904、1906和1908中的至少一个模块。模块1904、1906和1908可以被实现为在处理器1916中运行、驻留在/存储在处理器可读存储介质1918中的软件模块，耦合到处理器1916的一个或多个硬件模块，或它们的某种组合。模块1904、1906和/或1908可以包括微控制器指令、状态机配置参数、或它们的某种组合。
138.在一种配置中，装置1900可以被配置为用于通过多线接口进行数据通信。装置1900可以包括符号映射模块和/或电路1908，该符号映射模块和/或电路1908被配置为使用三相编码将数据编码为奇数符号和偶数符号。装置1900可以包括符号复用模块和/或电路1906，该符号复用模块和/或电路1906被配置为合并或交织奇数符号和偶数符号以获得符号序列。装置1900可以包括线状态编码模块和/或电路1904，该线状态编码模块和/或电路1904被配置为使用符号序列来使得线路驱动器1912在对应符号传输间隔期间配置三线链路1920的信令状态。在一个示例中，线路驱动器1912在每条线上提供7个或更多个信号状态，并且每条线被驱动到与三线链路1920中的其他线不同的信号状态。
139.在一个示例中，装置1900具线状态编码器对，并且线路驱动器1912被配置为将装置耦合到三线链路1920。第一线状态编码器被配置为当三线链路1920处于第一信令状态时，接收符号序列中的第一符号；以及基于第一符号和第一信令状态来定义三线链路的第二信令状态。第二线状态编码器被配置为接收符号序列中的第二符号，并且基于第二符号和第二信令状态来定义三线链路的第三信令状态。在符号序列中，第一符号紧接在第二符号之前。三线链路1920在连续符号传输间隔中从第一信令状态转变到第二信令状态并且从第二信令状态转变到第三信令状态。当三线链路1920从第二信令状态转变到第三信令状态时，三线链路1920中的至少一条线的信令状态改变。在一个示例中，每个线状态编码器在每
两个符号传输间隔定义三线链路1920的信令状态。
140.在一些实现方式中，装置1900具有时钟生成电路，该时钟生成电路被配置为提供半速率符号时钟信号，该半速率符号时钟信号的周期是每个符号传输间隔的持续时间的两倍。该装置可以具有被配置为控制线路驱动器1912的驱动器控制电路、以及在第二信令状态与第三信令状态之间进行选择以向驱动器控制电路提供线状态信息的多路复用器。多路复用器可以基于半速率符号时钟信号的相位来在第二信令状态与第三信令状态之间进行选择。装置1900还可以包括由半速率符号时钟信号的反相时控并且被配置为捕获表示第二信令状态的第一控制信号的第一触发器、以及由半速率符号时钟信号时控并且被配置为捕获代表第三信令状态的第二控制信号的第二触发器。多路复用器还可以被配置为提供第一控制信号或第二控制信号作为线状态信息。
141.在一些实现方式中，装置1900具有一个或多个映射器，该一个或多个映射器被配置为将至少16个数据位映射到符号序列中的至少7个符号。三线链路1620可以根据c-phy协议操作。
142.在一些实现方式中，装置1900具有均衡器电路，该均衡器电路被配置为接收第二信令状态和第三信令状态的延迟版本，并且当启动第三信令状态的传输时，基于第二信令状态与第三信令状态之间的差异来配置多个线路驱动器。
143.处理器可读存储介质1918可以存储与图18所示的方法有关的指令和其他信息。例如，处理器可读存储介质1918可以包括进行以下各项的指令：使得处理电路1902配置线路驱动器1912以将装置耦合到三线链路1920；当三线链路1920处于第一信令状态时，在第一线状态编码器处接收符号序列中的第一符号；基于第一符号和第一信令状态来定义三线链路1920的第二信令状态；在第二线状态编码器处接收符号序列中的第二符号；并且基于第二符号和第二信令状态来定义三线链路的第三信令状态。在符号序列中，第一符号紧接在第二符号之前。三线链路1920在连续符号传输间隔中从第一信令状态转变到第二信令状态并且从第二信令状态转变到第三信令状态。当三线链路1920从第二信令状态转变到第三信令状态时，三线链路1920中的至少一条线的信令状态可以改变。
144.在一些情况下，第一线状态编码器和第二线状态编码器中的每个线状态编码器在每两个符号传输间隔定义三线链路1920的信令状态。
145.在一些实现方式中，处理器可读存储介质1918包括使得处理电路1902提供半速率符号时钟信号的指令，该半速率符号时钟信号的周期是每个符号传输间隔的持续时间的两倍。处理器可读存储介质1918可以包括使得处理电路1902在第二信令状态与第三信令状态之间进行选择以向控制多个线路驱动器的驱动器控制电路提供线状态信息的指令。选择可以基于半速率符号时钟信号的相位。处理器可读存储介质1918可以包括使得处理电路1902对使用半速率符号时钟信号的反相时控的第一触发器进行时控的指令，其中第一触发器被配置为捕获代表第二信令状态的第一控制信号。处理器可读存储介质1918可以包括使得处理电路1902使用半速率符号时钟信号对第二触发器进行时控的指令，其中第二触发器被配置为捕获代表第三信令状态的第二控制信号，并且提供第一控制信号或第二控制信号作为导线状态信息。
146.处理器可读存储介质1918可以包括使得处理电路1902将至少16个数据位映射为符号序列中的至少7个符号的指令。三线链路1920可以根据c-phy协议来操作。处理器可读
存储介质1918可以包括使得处理电路1902当基于第二信令状态与第三信令状态之间的差异来启动对第三信令状态的传输时配置多个线路驱动器的指令。
147.图20是可以在耦合到多线通信链路的接收器处执行的数据通信方法的流程图2000。在一个示例中，数据可以在三线链路1920中的三条线中的每条线上以不同相位传输的信号的相位状态和幅度编码。该方法可以至少部分在如图14所示的接收器电路1400处执行。
148.在框2002处，接收器电路1400可以提供代表三线链路1920中的每个线对之间的信令状态差异的差异信号。在框2004处，接收器电路1400可以基于差异信号在符号时钟的第一半周期中的状态与差异信号在符号时钟的第二半周期中的状态之间的差异来提供第一符号，符号时钟的第二半周期紧接在符号时钟的第一半周期之前。在框2006处，接收器电路1400可以基于差异信号在符号时钟的第二半周期中的状态与差异信号在符号时钟的第三半周期中的状态之间的差异来提供第二符号，符号时钟的第三半周期紧接在符号时钟的第二半周期之前。在框2008处，接收器电路1400可以对来自包括第一符号和第二符号的符号序列的数据进行解码。在符号序列中，第一符号紧接在第二符号之前。
149.在各种示例中，至少一个差异信号的信令状态在半速率符号时钟的半周期之间的每个转变处改变。该方法可以包括：从差异信号中导出符号时钟。三线链路1920根据c-phy协议操作。该方法可以包括：为每个差异信号提供表示对应差异信号在符号时钟的第一半周期中的状态的第一信号、表示对应差异信号在符号时钟的第二半周期中的状态的第二信号、以及表示对应差异信号在符号时钟的第三半周期中的状态的第三信号。该方法可以包括：对来自多个七符号序列中的每个序列的16位字进行解码，或对来自由第一线状态解码器和第二线状态解码器同时生成的每个七符号序列对的32位字进行解码。
150.图21是图示了采用处理电路2102的装置2100的硬件实现方式的示例的图。处理电路2102通常具有处理器2116，该处理器2116可以是微处理器、微控制器、数字信号处理器、定序器或状态机。处理电路2102可以使用总线架构来实现，该总线架构通常由总线2110表示。总线2110可以包括任何数目的互连总线和电桥，这取决于处理电路2102的具体应用和总体设计约束。总线2110将各种电路链接在一起，这些电路包括由处理器2116表示的一个或多个处理器和/或硬件模块，模块或电路2104、2106和2108，被配置为驱动三线链路2120的线的接收器2112、以及处理器可读存储介质2118。总线2110还可以链接各种其他电路，诸如定时源、外围设备、电压调节器和功率管理电路，这些电路在本领域是众所周知的，因此，不再进行描述。
151.处理器2116负责一般处理，该一般处理包括执行存储在处理器可读存储介质2118上的软件。当由处理器2116执行时，该软件使得处理电路2102执行上文针对任何特定装置所描述的各种功能。处理器可读存储介质2118可以包括暂态介质和/或非暂态介质，该暂态介质和/或非暂态介质可以用于存储当执行软件时由处理器2116操纵的数据，该数据包括符号表和用于访问符号表的中间索引。处理电路2102还包括模块2104、2106和2108中的至少一个模块。模块2104、2106和2108可以被实现为在处理器2116中运行、驻留在/存储在处理器可读存储介质2118中的软件模块，耦合到处理器2116的一个或多个硬件模块，或它们的某种组合。模块2104、2106和/或2108可以包括微控制器指令、状态机配置参数、或它们的某种组合。
152.在一种配置中，装置2100可以被配置为用于通过三线链路2120进行数据通信。三线链路可以根据c-phy协议来操作。装置2100可以包括差异信号处理模块和/或电路2104，该差异信号处理模块和/或电路2104被配置为确定三线链路2120中的线对之间的信令状态差异。在一个示例中，接收器2112确定每条线上的7个或更多个信令状态之间的差异。装置2100可以包括线状态解码模块和/或电路2106，该线状态解码模块和/或电路2106被配置为产生代表每个符号传输间隔中的差异信号的奇数符号和偶数符号。装置2100可以包括符号解映射模块和/或电路2108，该符号解映射模块和/或电路2108被配置为对来自奇数符号和偶数符号的数据进行解码。
153.在一个示例中，接收器2112被配置为提供代表三线链路2120中的每个线对之间的信令状态差异的差异信号，并且装置2100具有第一线状态解码器，该第一线状态解码器被配置为基于差异信号在符号时钟的第一半周期中的状态与差异信号在符号时钟的第二半周期中的状态之间的差异来提供第一符号，符号时钟的第二半周期紧接在符号时钟的第一半周期之前；以及第二线状态解码器，该第二线状态解码器被配置为基于差异信号在符号时钟的第二半周期中的状态与差异信号在符号时钟的第三半周期中的状态之间的差异来提供第二符号，符号时钟的第三半周期紧接在符号时钟的第二半周期之前。装置2100可以具有解映射器，该解映射器被配置为对来自包括第一符号与第二符号的符号序列的数据进行解码。在符号序列中，第一符号紧接在第二符号之前。
154.在一些实现方式中，至少一个差异信号的信令状态在半速率符号时钟的半周期之间的每个转变处改变。时钟恢复电路可以被配置为从差异信号中导出符号时钟。
155.在一个示例中，装置2100具有多个差异信号处理器，每个差异信号处理器耦合到相关差异信号，并且被配置为提供表示对应差异信号在符号时钟的第一半周期中的状态的第一信号、表示对应差异信号在符号时钟的第二半周期中的状态的第二信号、以及表示对应差异信号在符号时钟的第三半周期中的状态的第三信号。
156.在一个示例中，解映射器还被配置为对来自多个七符号序列中的每个序列的16位字进行解码，或对来自由第一线状态解码器和第二线状态解码器同时生成的每个七符号序列对的32位字进行解码。
157.处理器可读存储介质2118可以存储与图20所示的方法有关的指令和其他信息。例如，处理器可读存储介质2118可以包括进行以下各项的指令：使得处理电路2102提供表示三线链路2120中的每个线对之间的信令状态差异的差异信号；基于差异符号在符号时钟的第一半周期中的状态与差异符号在符号时钟的第二半周期中的状态之间的差异来提供第一符号，符号时钟的第二半周期紧接在符号时钟的第一半周期之前；基于差异信号在符号时钟的第二半周期中的状态与差异符号在符号时钟的第三半周期中的状态之间的差异来提供第二符号，符号时钟的第三半周期紧接在符号时钟的第二半周期之前，以及对来自包括第一符号和第二符号的符号序列的数据进行解码。在符号序列中，第一符号紧接在第二符号之前。
158.在一些示例中，至少一个差异信号的信令状态在半速率符号时钟的半周期之间的每个转变处改变。存储介质2118可以包括使得处理电路2102从差异信号中导出符号时钟的指令。三线链路2120可以根据c-phy协议操作。
159.存储介质2118可以包括使得处理电路2102为每个差异信号提供表示对应差异信
号在符号时钟的第一半周期中的状态的第一信号、表示对应差异信号在符号时钟的第二半周期中的状态的第二信号、以及表示对应差异信号在符号时钟的第三半周期中的状态的第三信号的指令。
160.存储介质2118可以包括使得处理电路2102对来自多个七符号序列中的每个序列的16位字进行解码，或对来自第一线状态解码器和第二线状态解码器同时生成的每个七符号序列对的32位字进行解码的指令。
161.应当理解，所公开的过程中步骤的特定次序或层次结构是示例性方法的说明。基于设计偏好，应当理解可以重新布置过程中步骤的特定次序或层次结构。进一步地，可以组合或省略一些步骤。所附方法权利要求按示例次序呈现各个步骤的要素，并不意指限于所呈现的特定次序或层次结构。
162.提供前述描述以使得本领域的任何技术人员能够实践本文中所描述的各个方面。对这些方面的各种修改对于本领域技术人员而言是显而易见的，并且本文中所定义的一般原理可以应用于其他方面。因此，权利要求不旨在限于本文中所示出的方面，而是要符合与语言权利要求一致的全部范围，其中除非明确指出，否则以单数形式提及的元件不旨在表示“一个且只有一个”，而是“一个或多个”。除非另有明确指出，否则术语“一些”是指一个或多个。对于本领域的普通技术人员而言是已知的或稍后将会知道的本公开中所描述的各个方面的要素的所有结构和功能等同物都通过引用明确并入本文并且旨在被权利要求所涵盖。而且，本文中所公开的任何内容均不旨在献给公众，无论此类公开内容是否在权利要求中明确记载。除非该要素使用短语“用于
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手段”明确引用，否则任何权利要求要素均不得解释为手段加功能。