一种编码方法、解码方法、网络设备、系统以及存储介质与流程

1.本技术涉及通信技术领域，尤其涉及一种编码方法、解码方法、网络设备、系统以及存储介质。


背景技术：

2.随着网络容量需求的不断增加，网络设备的流量由100g向着200g、400g甚至800g及以上演进。为适应网络设备的流量的演进，网络设备从单载波向多路子载波发展已是不可逆转的趋势。
3.两个网络设备之间为实现多路子载波的信号的交互，作为发送设备的网络设备单独对每路子载波的信号进行前向纠错(forward error correction，fec)编码。作为接收设备的网络设备单独对每路子载波的信号进行fec解码。
4.但是，因多路子载波的信号在传输过程中，受到的干扰情况不一致。受到干扰较大的子载波的信号和受到干扰比较小的子载波的信号均通过相同的方式进行fec编解码。那么，接收设备对受到干扰较大的子载波的信号的fec解码会具有较低的纠错能力。降低了接收设备对多路子载波的信号进行fec解码的整体的纠错能力。


技术实现要素：

5.本技术实施例提供了一种编码方法、解码方法、网络设备、系统以及存储介质，其用于提高对比特流进行解码的纠错能力。
6.第一方面，本发明实施例提供了一种编码方法，该方法包括：发送设备对n路第一比特流进行第一fec编码以获取第一开销，该n路第一比特流包括n1路第一子载波比特流和n2路第二子载波比特流，其中，n1为大于或者等于1的整数，n2为自然数，且n1 n2＝n；发送设备将该第一开销向该n1路第一子载波比特流分配，得到n1路第三子载波比特流；发送设备发送n路第二比特流，该n路第二比特流包括该n1路第三子载波比特流和该n2路第二子载波比特流。
7.可见，本方面所示对n路第一比特流进行fec编码。通过对n路第一比特流共同进行fec编码的方式以获取n路第二比特流，有效的提高了对n路第二比特流进行解码的纠错能力，且有效的降低了n路第二比特流的误码率。
8.基于第一方面，一种可选的实现方式中，对n路第一比特流进行第一fec编码以获取第一开销之前，还包括：对n路第三比特流中的每路所述第三比特流分别进行第二fec编码以获取所述n路第一比特流，所述第一比特流包括第二开销。
9.可见，本实现方式中对n路第二比特流进行了两次fec编码。其中，第一次fec编码为对每路第三比特流进行的，第二次fec编码为对n路第一比特流进行的。通过对n路第三比特流进行两次fec编码的方式以获取n路第二比特流，有效的提高了对n路第三比特流进行解码的纠错能力，且有效的降低了n路第三比特流的误码率。
10.基于第一方面，一种可选的实现方式中，该n路第一比特流包括边波比特流和中间
波比特流，其中，该第一子载波比特流为该边波比特流，该第二子载波比特流为该中间波比特流或者该边波比特流。因此，n2路第二子载波比特流可以同时包括中间波比特流和边波比特流，或者也可以全部为中间波比特流或者全部为边波比特流。例如，当n取2，n1、n2各取1时，第一比特流仅包含两路比特流，且均为边波比特流，此时n2路第二子载波比特流包括一路边波比特流。
11.本方式中，n路第一比特流具体包括中间波比特流和边波比特流。其中，中间波比特流表示n路第一比特流所包括的，受到干扰比较小的比特流。边波比特流表示n路第一比特流所包括的，受到干扰比较大的比特流。
12.其中，受到干扰比较大的边波比特流是指，受到信道噪声和/或串扰更大的比特流。受到干扰比较小的中间波比特流是指受到信道噪声和/或串扰更小的比特流。
13.基于第一方面，一种可选的实现方式中，该边波比特流的载波频率小于该中间波比特流的载波频率，或者，该边波比特流的载波频率大于该中间波比特流的载波频率。
14.可见，该第三子载波比特流受到的干扰大于第二子载波比特流受到的干扰。本方面所示对受到干扰比较大的第三子载波比特流基于两次fec编码，实现了对第三子载波比特流的双重的误码保护。提升了对第三子载波比特流进行解码的纠错能力。保证了接收设备对n路第三比特流进行解码的纠错能力的均衡。
15.基于第一方面，一种可选的实现方式中，该将该第二开销向该n1路第一子载波比特流分配，得到n1路第三子载波比特流包括：将该第二开销划分成n1个子开销；将该n1个子开销分别向该n1路第一子载波比特流分配，得到该n1路第三子载波比特流，该n1路第三子载波比特流中每路第三子载波比特流包括一个该子开销。
16.可见，该受到干扰比较大的n1路第三载波比特流既包括第一开销还包括第二开销，实现了对第三子载波比特流的双重的误码保护。
17.基于第一方面，一种可选的实现方式中，每路该第三比特流包括第一开销，该第一开销通过对每路该第一比特流进行该第一fec编码所生成，其中，该第三子载波比特流所包括的该第一开销包含的比特数多于该第二子载波比特流所包括的该第一开销包含的比特数。
18.可见，在第三子载波比特流受到的干扰大于第二子载波比特流受到的干扰的情况下，发送设备对第三子载波比特流和第二子载波比特流采用不同的第一fec编码的方式。以使得与第三子载波比特流对应的第二开销包含的比特数多于第二子载波比特流对应的第二开销包含的比特数，以保证接收设备基于更大的第二开销对第三子载波比特流具有更强的纠错能力。
19.基于第一方面，一种可选的实现方式中，对n路该第一比特流进行第一fec编码以获取第一开销包括：将该n路第一比特流进行合并以获取合并后比特流；对该合并后比特流进行该第一fec编码以获取该第一开销。
20.基于第一方面，一种可选的实现方式中，对n路该第一比特流进行第一fec编码以获取第一开销包括：将该n路第一比特流进行交织编码以获取交织编码后比特流；对该交织编码后比特流进行该第一fec编码以获取该第一开销。
21.可见，n路第一比特流所包括的所有净荷和第一开销在交织编码后比特流中呈均匀分布的分布状态，从而有效的提高了对n路第二比特流进行解码的准确性。
22.第二方面，本发明实施例提供了一种解码方法，该方法包括：接收n路第二比特流，该n路第二比特流包括n1路第三子载波比特流和n2路第二子载波比特流，其中，n1为大于或者等于1的整数，n2为自然数，且n1 n2＝n；该n1路第三子载波比特流包括n1路第一子载波比特流和第一开销；对n2路第二子载波比特流和该n1路第三子载波比特流进行第一fec解码，以获取n2路第一fec解码后第二子载波比特流和n1路第一fec解码后第三子载波比特流；对每路该第一fec解码后第三子载波比特流进行第二fec解码，以获取第二fec解码后第三子载波比特流；对该n2路第一fec解码后第二子载波比特流和n1路该第二fec解码后第三子载波比特流进行该第一fec解码，以获取n路第一比特流。
23.可见，通过本方面所示的解码方法，接收设备共同对受到干扰比较大的第三子载波比特流和具有比较低的误码率的第二子载波比特流进行第一fec解码。有助于通过具有比较低的误码率的第二子载波比特流提高对第三子载波比特流进行解码的纠错能力。而且对每路第一fec解码后第三子载波比特流进行第二fec解码，即可获取误码率比较低的第二fec解码后第三子载波比特流。接收设备再共同对该第一fec解码后第二子载波比特流和该第二fec解码后第三子载波比特流共同进行该第一fec解码。有助于通过具有比较低的误码率的第二fec解码后第三子载波比特流提高对n2路第一fec解码后第二子载波比特流进行解码的纠错能力。可见，有效的降低了第三比特流所包括的错误比特的数量。
24.而且本方面所示能够突破fec解码的数学约束，提高对n路第二比特流进行解码的准确性，而且提高了接收设备对n路第二比特流进行解码的纠错能力，保证了接收设备对n路第二比特流进行解码的纠错能力的均衡。
25.基于第二方面，在一种可能的实现方式中，对n2路第二子载波比特流和n1路第三子载波比特流进行第一fec解码之前，所述方法还包括：对每路第二子载波比特流进行第二fec解码，以获取第二fec解码后第二子载波比特流。
26.基于第二方面，一种可选的实现方式中，该n路第一比特流包括边波比特流和中间波比特流，其中，该第一子载波比特流为该边波比特流，该第二子载波比特流为该中间波比特流或者该边波比特流。因此，n2路第二子载波比特流可以同时包括中间波比特流和边波比特流，或者也可以全部为中间波比特流或者全部为边波比特流。例如，当n取2，n1、n2各取1时，第三比特流仅包含两路比特流，且均为边波比特流，此时n2路第二子载波比特流包括一路边波比特流。
27.基于第二方面，一种可选的实现方式中，该边波比特流的载波频率小于该中间波比特流的载波频率，或者，该边波比特流的载波频率大于该中间波比特流的载波频率。
28.基于第二方面，一种可选的实现方式中，每路该第三子载波比特流包括子开销，该n1路第三子载波比特流所包括的n1个该子开销形成该第一开销。
29.基于第二方面，一种可选的实现方式中，该第三子载波比特流所包括的该第一开销b包含的比特数多于该第二子载波比特流所包括的该第一开销包含的比特数。
30.基于第二方面，一种可选的实现方式中，该方法还包括：对每路该第三子载波比特流进行均衡处理，以获取第一均衡处理后第三子载波比特流；该对n2路第二子载波比特流和该n1路第三子载波比特流进行第一fec解码包括：对该n2路第二子载波比特流和n1路该第一均衡处理后第三子载波比特流进行第一fec解码。
31.可见，针对受到干扰比较大的第三子载波比特流进行均衡处理，从而进一步降低
第三子载波比特流的误码率，提高了第三子载波比特流进行解码的纠错能力。
32.基于第二方面，一种可选的实现方式中，该方法还包括：对每路该第一fec解码后第三子载波比特流进行均衡处理，以获取第二均衡处理后第三子载波比特流；该对每路该第一fec解码后第三子载波比特流进行该第二fec解码包括：对每路该第二均衡处理后第三子载波比特流进行该第二fec解码。
33.可见，因对受到干扰比较大的第三子载波比特流进行两次均衡处理，有效的提高了对第三子载波比特流进行解码的准确性。
34.第三方面，本发明实施例提供了一种处理电路，处理电路包括依次连接的逻辑电路以及接口电路。该逻辑电路用于执行第一方面或者第二方面任一项与处理相关的步骤。该接口电路用于执行第一方面或者第二方面任一项与收发比特流相关的步骤。
35.第四方面，本发明实施例提供了一种网络设备，包括：通过线路互联的处理器、存储器和收发器，该存储器和该处理器通过线路互联，该存储器中存储有指令，该处理器用于执行如第一方面或者第二方面任一项与处理相关的步骤。该收发器用于执行第一方面或第二方面任一项与收发比特流相关的步骤。
36.第五方面，本发明实施例提供了一种通信系统，包括发送设备和接收设备，该发送设备用于执行第一方面任一项所示的编码方法，该接收设备用于执行第二方面任一项所示的解码方法。
37.第六方面，本发明实施例提供了一种计算机可读存储介质，包括指令，当该指令在计算机上运行时，使得该计算机执行如第一方面或第二方面任一项该的方法。
38.第七方面，本发明实施例提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述第一方面或第二方面的任一项该的方法。
39.通过本技术所示的方案，发送设备在对n路第一比特流执行编码的过程中，发送设备能够对n路第一比特流进行两次fec编码以获取n路第三比特流。其中，第一次fec编码为发送设备对n路第一比特流分别进行第一fec编码以获取n路第二比特流。第二次fec编码为对发送设备n路第二比特流共同进行第二fec编码。在编码过程中，通过对n路第一比特流进行两次fec编码的方式，无论n路第一比特流中，各路比特流受到的干扰情况，发送设备均能够有效的提高对n路第一比特流进行解码的纠错能力，保证了接收设备对n路第三比特流进行解码的纠错能力的均衡。
40.接收设备对n路第三比特流进行解码的过程中，首先通过受到误码率比较低的第二子载波比特流，帮助第三子载波比特流进行解码。具体的，接收设备对每路第二子载波比特流进行第二fec解码，以获取第二fec解码后第二子载波比特流。接收设备再对n2路该第二fec解码后第二子载波比特流和该n1路第三子载波比特流进行第一fec解码，以获取n2路第一fec解码后第二子载波比特流和n1路第一fec解码后第三子载波比特流。随后，再通过误码率比较低的第三子载波比特流，帮助第二子载波比特流进行解码。具体的，接收设备对每路该第一fec解码后第三子载波比特流进行第二fec解码，以获取第二fec解码后第三子载波比特流。再对该n2路第一fec解码后第二子载波比特流和n1路该第二fec解码后第三子载波比特流进行该第一fec解码，以获取n路第一比特流。可见，有效的降低接收设备解码后所获取到的第一比特流所包括的错误比特的数量。
附图说明
41.图1为已有方案所提供的通信系统的一种结构示例图；
42.图2为本技术所提供的编解码方法的第一种实施例步骤流程图；
43.图3为本技术所提供的n路比特流的一种示例图；
44.图4为本技术所提供的编解码方法的第二种实施例步骤流程图；
45.图5为本技术所提供的处理电路的一种实施例结构示例图；
46.图6为本技术所提供的发送设备的一种实施例结构示例图；
47.图7为本技术所提供的接收设备的第一种实施例结构示例图；
48.图8为本技术所提供的接收设备的第二种实施例结构示例图；
49.图9为本技术所提供的网络设备的一种实施例结构示例图。
具体实施方式
50.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
51.为更好的理解本技术所提供的方法，以下首先对已有方案所示的方法所应用的通信系统进行说明。
52.图1所示的通信系统包括发送设备110和接收设备120。
53.发送设备110待向接收设备120发送n路比特流，即比特流txa1、txa2至txan。对该n的取值不做限定，例如，n为大于1的正整数。
54.发送设备110包括n个fec编码模块，即fec编码模块1、fec编码模块2至fec编码模块n。n个fec编码模块分别对n路比特流进行fec编码，以获取编码后的n路比特流，即编码后比特流txb1、txb2至txbn。例如，fec编码模块n单独对比特流txan进行fec编码，以获取编码后比特流txbn。
55.发送设备110所包括的调制器111分别与n个fec编码模块连接。该调制器111用于对已接收到的n路编码后比特流进行调制，以调制到n个子载波上。
56.具体的，该发送设备采用多载波调制技术将n路编码后比特流调制到n个正交的子载波上。其中，多载波调制技术可为正交频分复用(orthogonal frequency division multiplex，ofdm)等。
57.该调制器111用于通过连接在发送设备110和接收设备120之间的光纤130，向接收设备120发送n个子载波。该接收设备120所包括的解调器121接收来自光纤130的n个子载波。该解调器121用于对n个子载波分别进行解调以获取n路解调后比特流，即解调后子载波rxc1、rxc2至rxcn。
58.接收设备120包括与解调器121连接的n个fec解码模块，即fec解码模块1、fec解码模块2至fec解码模块n。n个fec解码模块分别对n路解调后比特流进行fec解码，以获取解码后n路比特流，即解码后比特流rxd1、rxd2至rxdn。例如，fec解码模块n对解调后比特流rxcn进行fec解码，以获取解码后比特流rxdn。
59.可见，已有方案所示的发送设备110对n路比特流分别进行fec编码，以获取编码后
比特流txb1、txb2至txbn。编码后比特流txb1、txb2至txbn在向接收设备120传输的过程中，所受到的干扰情况是不同的。例如，编码后比特流txb1和txbn受到的干扰大于编码后比特流txb2至txbn-1所受到的干扰。
60.接收设备120分别对n路比特流进行fec解码，那么，相对于受到干扰比较小的比特流，受到干扰比较大的比特流具有较低的纠错能力，降低了接收设备对n路比特流进行fec解码的整体的纠错能力，进而降低了接收设备对n路比特流进行fec解码的准确性。
61.其中，纠错能力是指在比特流中找出错误比特的能力。具体的，若比特流中包括n个错误比特，通过解码在该比特流中找出m个错误比特。若数值m越靠近数值n，则说明纠错能力越强。若数值m越远离数值n，则说明接错能力若弱。
62.综上，本技术提供了一种编解码的方法，采用本技术所示的方法，发送设备能够针对受到干扰比较大的比特流和针对受到干扰比较小的比特流，采用不同的编码方法。接收设备也能够针对受到干扰比较大的比特流和针对受到干扰比较小的比特流，采用不同的解码方法。从而有效的提高了接收设备对受到干扰较大的比特流的解码的纠错能力，有效的实现了接收设备对n路比特流进行解码的纠错能力的均衡，以提高接收设备对n路比特流进行解码的整体的纠错能力。以下结合图2所示对本实施例所示的方法的执行过程进行说明：
63.步骤201、发送设备对每路第一比特流进行第一fec编码以获取第二比特流。
64.发送设备获取待向接收设备发送的n路第一比特流，本实施例对n的具体取值不做限定。例如，图3所示，发送设备待向接收设备发送的n路第一比特流为第一比特流1、第一比特流2至第一比特流n。
65.可选地，发送设备对n路第一比特流310中的每一路，分别单独进行第一fec编码以获取n路第二比特流320。例如，发送设备对第一比特流n，单独进行第一fec编码以获取第二比特流。
66.具体的，发送设备针对每一路第一比特流进行第一fec编码后，生成第一开销，该第一开销用于进行fec解码。可见，每路该第二比特流包括该第一开销。
67.以下对本实施例所示的第一开销的几种可选的设置方式进行说明：
68.方式1
69.本方式所示的发送设备对n路第一比特流中的每路第一比特流，通过同样的第一fec编码的方式，以获取大小相同的第一开销。
70.发送设备对第一比特流1进行第一fec编码以获取第一开销m1。依次类推，发送设备对第一比特流n进行第一fec编码以获取第一开销mn。可见，发送设备对n路第一比特流分别进行第一fec编码以获取n个第一开销，且n个第一开销所包括的比特数均相等。
71.方式2
72.本方式可根据每路第一比特流受到干扰的情况，确定该第二比特流所包括的第一开销的大小，具体说明如下：
73.本方式中，n路第一比特流310具体包括中间波比特流和边波比特流。其中，中间波比特流为n路第一比特流310所包括的，受到干扰比较小的比特流。边波比特流为n路第一比特流310所包括的，受到干扰比较大的比特流。
74.其中，受到干扰比较大的边波比特流是指，受到信道噪声和/或串扰更大的比特流。受到干扰比较小的中间波比特流是指受到信道噪声和/或串扰更小的比特流。
75.以下对该中间波比特流和该边波比特流在该n路第一比特流中的分布方式进行示例性说明。需明确的是，本方式对中间波比特流和边波比特流的数量以及载波频率的说明为可选的示例，不做限定，只要中间波比特流受到的干扰小于边波比特流受到的干扰即可。
76.本方式所示的n路第一比特流中，包括多路边波比特流。其中，该多路边波比特流包括至少一路第一边波比特流和至少一路第二边波比特流。第一边波比特流的载波频率大于中间波比特流的载波频率。第二边波比特流的载波频率小于中间波比特流的载波频率。
77.本方式所示的第一边波比特流和第二边波比特流的数量均为一路为例进行示例性说明。在其他示例中，该第一边波比特流以及该第二边波比特流的数量也可分别为多路。本方式所示的中间波比特流的数量为至少一路。
78.例如，图3所示的n路第一比特流310具体包括第一比特流1、第一比特流2至第一比特流n。其中，第一比特流1为第一边波比特流。第一比特流n为第二边波比特流。而第一比特流2至第一比特流n-1为中间波比特流。
79.可见，第一比特流1的载波频率大于第一比特流2至第一比特流n-1中的任一比特流的载波频率。第一比特流n的载波频率小于第一比特流2至第一比特流n-1中的任一比特流的载波频率。
80.在边波比特流受到的干扰大于中间波比特流受到的干扰的情况下，发送设备对中间波比特流和对边波比特流采用不同的第一fec编码的方式，以使得与中间波比特流对应的第一开销小于边波比特流对应的第一开销，从而保证接收设备基于更大的第一开销对边波比特流具有更强的纠错能力。
81.可见，发送设备对第一比特流1和第一比特流n分别进行第一fec编码，生成第一开销t1。发送设备对第一比特流2至第一比特流n-1分别进行第一fec编码，以分别生成第二开销t2。其中，第一开销t1所包括的比特数大于第一开销t2所包括的比特数。
82.具体的，发送设备对每路边波比特流中的每h1千比特(kbit)数据，进行第一fec编码以生成第一开销。发送设备即可获取包括该边波比特流和该边波比特流对应的第一开销的第二比特流。
83.例如，发送设备对第一比特流1进行第一fec编码以生成第一开销t1。发送设备获取第二比特流321。该第二比特流321包括该第一比特流1以及该第一比特流1对应的第一开销t1。依次类推，发送设备对第一比特流n进行第一fec编码以生成第一开销t1。发送设备获取第二比特流322。该第二比特流322包括该第一比特流n以及该第一比特流n对应的第一开销t1。
84.发送设备针对每路中间波比特流中的每h2 kbit数据，进行第一fec编码以生成第一开销t2。发送设备即可获取包括该中间波比特流和该中间波比特流对应的第一开销t2的第二比特流。
85.例如，发送设备对第一比特流2进行第一fec编码以生成第一开销t2。发送设备获取第二比特流323。该第二比特流323包括该第一比特流2以及该第一比特流2对应的第一开销t2。依次类推，发送设备对第一比特流n-1进行第一fec编码以生成第一开销t2。发送设备获取第二比特流324。该第二比特流324包括该第一比特流n-1以及该第一比特流n-1对应的第一开销t2。
86.可选的，中间波比特流对应的第一开销t2小于边波比特流对应的第一开销t1。发
送设备为保证向接收设备所发送的多路比特流的带宽保持一致，则发送设备可保证h1小于h2。
87.本实施例以第一开销为上述方式2所示的设置方式为例进行示例性说明。
88.步骤202、发送设备对n路第二比特流共同进行第二fec编码以获取第二开销。
89.以下对本实施例所示的发送设备获取该第二开销的几种可选的方式进行示例性说明：
90.方式1
91.发送设备将n路第二比特流进行合并以获取合并后比特流。具体的，发送设备将n路第二比特流依次进行首尾相接，以形成该合并后比特流。例如，发送设备将第二比特流321所包括的最后一个字节，与第二比特流323所包括的第一个字节进行相接,以实现第二比特流321和第二比特流323的相接。依次类推，直至实现第二比特流n-1所包括的最后一个字节与第二比特流n所包括的第一个字节进行相接，以获取合并后比特流。
92.发送设备对合并后比特流进行第二fec编码以获取该第二开销。
93.方式2
94.发送设备将n路第二比特流进行交织编码以获取交织编码后比特流。
95.具体的，发送设备向接收设备所传输的信号中，出现错误的比特经常是连续的。但是，fec编码仅在检测和校正单个比特或者不太长的比特串时才有效。为解决这一问题，希望能将比特流中连续的比特分散开。这样，在传输过程中即使发生成串的比特错误，因接收设备所接收到的出现错误的比特呈分散开的状态，则有效的提高了对比特流进行解码的准确性。这种将待发送的比特流所包括的比特分散开的技术就是交织编码技术。
96.因此，本实施例通过该交织编码，把n路第二比特流中一个较长的突发错误离散成随机错误，再用第二fec编码消除随机错误。可见，通过交织编码和第二fec编码结合的方式，能够有效的提高通信系统的可靠性。
97.更具体的，发送设备在对n路第二比特流进行交织编码后，能够打乱n路第二比特流中各个第二比特流中的排序，以及n路第二比特流所包括的所有净荷和第一开销的分布。从而使得n路第二比特流所包括的所有净荷和第一开销在交织编码后比特流中呈均匀分布的分布状态。
98.发送设备对交织编码后比特流进行该第二fec编码以获取该第二开销。
99.步骤203、发送设备将第二开销向n1路第一子载波比特流分配，得到n1路第三子载波比特流。
100.本实施例所示的n路第二比特流包括n1路第一子载波比特流和n2路第二子载波比特流。其中，n1为大于或者等于1的整数，n2为自然数，且n1 n2＝n。本实施例以n2的取值为大于或者等于1的整数为例进行示例性说明。在其他示例中，若n2的取值为0，则说明n路第二比特流中，仅包括第一子载波比特流。
101.本实施例所示的发送设备用于向n1路第一子载波比特流分配第二开销，而不向n2路第二子载波比特流分配第二开销。
102.本实施例所示的n路第二比特流包括边波比特流和中间波比特流，对边波比特流和中间波比特流的具体说明，请详见上述步骤201所示，具体不做赘述。
103.为提高对受到干扰比较大的边波比特流进行解码的纠错能力，则本实施例所示的
n1路第一子载波比特流为n路第二比特流所包括的全部边波比特流。发送设备即可向所有边波比特流分配该第二开销。n2路第二子子载波比特流为n路第二比特流所包括的全部中间波比特流。发送设备无需向中间波比特流分配该第二开销。
104.例如，n路第二比特流中，第二比特流321和第二比特流322为边波比特流。可见，该第二比特流321和第二比特流322均为第一子载波比特流。在此示例下，n1的取值为2。发送设备将第二开销向第二比特流321和第二比特流322分配。
105.又如，n路第二比特流中，第二比特流323至第二比特流324均为中间波比特流。可见，该第二比特流323至第二比特流324均为第二子载波比特流。发送设备无需向第二比特流323至第二比特流324分配第二开销。
106.需明确地是，本实施例以n路第二比特流中，所有边波比特流均为第一子载波比特流。所有中间波比特流均为第二子载波比特流为例进行示例性说明，不做限定。只要该发送设备确定n路第二比特流中，部分第二比特流为第一子载波比特流，而剩余部分第二比特流为第二子载波比特流。
107.例如，发送设备可确定n路第二比特流中，部分边波比特流为第一子载波比特流。而剩余的边波比特流和所有的中间波比特流均为第二子载波比特流。如图3所示的边波比特流321为第一子载波比特流，而边波比特流322和所有中间波比特流均为第二子载波比特流。
108.又如，发送设备确定n路第二比特流中，所有边波比特流和部分中间波比特流为第一子载波比特流，而剩余部分中间波比特流为第二子载波比特流。
109.以下对发送设备具体如何将第二开销向n1路第一子载波比特流分配的过程进行说明：
110.发送设备将该第二开销划分成n1个子开销。由上述说明可知，n1为第一子载波比特流的数量。
111.发送设备将n1个子开销，分别向n1路第一子载波比特流分配，以得到n1路第三比特流。可见，每路第三子载波比特流包括一路第一子载波比特流以及一个子开销。且不同的第三子载波比特流包括不同的第一子载波比特流。
112.例如，在n路第二子载波比特流中，发送设备已确定第二比特流321以及322为第一子载波比特流。可见，该n1的取值为2。发送设备将该第二开销划分成2个子开销。第一子载波比特流321以及一个子开销构成第三子载波比特流331。第一子载波比特流322以及另一个子开销构成第三子载波比特流332。
113.可见，本实施例可通过n1路第三子载波比特流承载该第二开销，以提高接收设备对受到干扰比较大的边波比特流的纠错能力。
114.本实施例中，该发送设备可将第二开销平均划分成n1个子开销。其中，n1个子开销的大小相同。例如，以第二开销的大小为2m bit为例。发送设备将该2m bit大小的第二开销划分成2个子开销，且每个子开销的大小为1m bit。发送设备在每个第三子载波比特流中，均分配具有1m bit大小的子开销。
115.需明确的是，本实施例以各个子开销的大小相同为例进行说明，在其他示例中，不同的子开销的大小也可不同。
116.采用上述步骤所示，发送设备能够对n路第一比特流310进行两次fec编码，即第一
fec编码以及第二fec编码。通过两次fec编码能够对n路第一比特流310进行双重的误码保护，提升了对n路第一比特流310进行解码的纠错能力，保证了接收设备对n路比特流进行解码的纠错能力的均衡，以提高接收设备对n路比特流进行解码的整体的纠错能力。
117.步骤204、发送设备向接收设备发送n路第三比特流。
118.本实施例所示的n路第三比特流330包括n1路第三子载波比特流和n2路第二子载波比特流，对n1路第三子载波比特流和n2路第二子载波比特流的具体说明，请详见上述步骤所示，不做赘述。
119.发送设备将n路第三比特流调制到n个子载波上，以向接收设备发送该n个子载波。
120.可选的，本实施例为提高接收设备对n路第三比特流进行解码的准确性和效率，则本实施例所示的n路第三子载波比特流的带宽相同。
121.步骤205、接收设备获取n2路第一fec解码后第二子载波比特流。
122.接收设备对已接收到的n个子载波进行解调，以获取n路第三比特流。接收设备对n路第三比特流所包括的每路第二子载波比特流进行第一fec解码，以获取n2路第一fec解码后第二子载波比特流。以下对每路第二子载波比特流进行第一fec解码的具体过程进行说明：
123.首先，接收设备在接收到n路第三比特流的情况下，接收设备确定n路第三比特流所包括的n1路第三子载波比特流和n2路第二子载波比特流。具体的，本实施例所示发送设备和接收设备，可预先约定n路第三比特流中的第三子载波比特流和第二子载波比特流的具体位置。例如，发送设备和接收设备可约定，n路第三比特流中，第三比特流1和第三比特流n分别为第三子载波比特流。n路第三比特流中，第三比特流2至第三比特流n-1分别为第二子载波比特流。
124.其次，接收设备对已确定的每路第二子载波比特流进行第一fec解码以获取第一次解码后第二子载波比特流。可见，接收设备对第二子载波比特流所包括的中间波比特流以及该中间波比特流对应的第一开销进行第一fec解码，以获取第一次解码后第二子载波比特流。具体地，接收设备基于第一开销对已确定的每路第二子载波比特流进行第一fec解码以获取第一次解码后第二子载波比特流。
125.继续如图3所示，接收设备确定n路第三比特流330所包括的第三比特流333为第二子载波比特流。接收设备即可对该第二子载波比特流333所包括的h2 kbit数据以及对应的第一开销进行第一fec解码后，获取第一次解码后第二子载波比特流。其中，该第一次解码后第二子载波比特流的误码率低于该第二子载波比特流。
126.步骤206、接收设备获取n2路第二fec解码后第二子载波比特流和n1路第二fec解码后第三子载波比特流。
127.具体的，本实施例所示的接收设备基于第一开销和第二开销对n2路第一fec解码后第二子载波比特流和n1路第三子载波比特流共同进行第二fec解码，以获取n2路第二次解码后第二子载波比特流和n1路第一次解码后第三子载波比特流。
128.如图3所示，该接收设备对所有第三子载波比特流以及对所有第一次解码后的第二子载波比特流共同进行第二fec解码，以获取n1路第二次解码后第二子载波比特流和n1路第一次解码后第三子载波比特流。
129.本实施例中，因第二子载波比特流受到的干扰比较小，则第二子载波比特流中错
误比特的数量比较少。经由步骤205，接收设备能够获取到误码率比较低的第一次解码后第二子载波比特流。
130.接收设备共同对受到干扰比较大的n1路第三子载波比特流和具有比较低的误码率的n2路第一次解码后第二子载波比特流进行第二fec解码，有助于通过具有比较低的误码率的第一次解码后第二子载波比特流提高对第三子载波比特流进行解码的纠错能力。从而进一步降低第二次解码后第二子载波比特流和第一次解码后第三子载波比特流所包括的错误比特的数量。
131.以下对第二子载波比特流进行两次fec解码以提高纠错能力的原因进行说明：
132.若一路第二子载波比特流中包括d1个错误比特，在对该第二子载波比特流进行第一fec解码后，能够从该第二子载波比特流中找出e1个错误比特。其中，e1小于d1。那么，该第二子载波比特流中还有d1-e1个错误比特没有找出。
133.若再对该第二子载波比特流进行一次或者多次第一fec解码，因第一fec解码的数学约束，无法基于该第一fec在该第二子载波比特流中找出更多的错误比特。可见，该第二子载波比特流中还有d1-e1个错误比特没有被找出。
134.而本实施例所示的方法，可对第二子载波比特流进行第一fec解码后，再对第一次解码后第二子载波比特流进行第二fec解码，以获取第二次解码后第二子载波比特流。
135.可见，第二fec解码的解码对象(n2路第一次解码后第二子载波比特流以及n1路第三子载波比特流)和第一fec解码的解码对象(n2路第二子载波比特流)不同。对于第二子载波比特流而言，第二fec解码可打破第一fec解码的数学约束，从而当第二子载波比特流经过第一次fec解码后，还有d1-e1个错误比特没有找出时，通过第二fec解码可以进一步的找出e2个错误比特。其中，e2小于d1。可见，经过该第二fec解码，该第二子载波比特流仅剩下d1-e1-e2个错误比特。
136.可见，本实施例经过两次fec解码，能够有效的提高对第二子载波比特流的纠错能力，降低第二子载波比特流的误码率。
137.步骤207、接收设备获取n1路第二次解码后第三子载波比特流。
138.具体的，接收设备对每路第一次解码后第三子载波比特流进行第一fec解码，以获取第二次解码后第三子载波比特流。
139.本实施例中，为提高受到干扰比较大的第三子载波比特流的纠错能力，则需要对该第三子载波比特流进行两次fec解码。第一次fec解码为步骤206所示，而第二次fec解码为步骤207所示。
140.以下对第三子载波比特流进行两次fec解码提高纠错能力的原因进行说明：
141.若一路第三子载波比特流中包括d2个错误比特，在对该第三子载波比特流进行第二fec解码。能够从该第三子载波比特流中找出e3个错误比特。其中，e3小于d2。那么，该第三子载波比特流中还有d2-e3个错误比特没有找出。
142.若再对该第三子载波比特流进行一次或者多次第二fec解码，因第二fec解码的数学约束，无法基于该第二fec在该第三子载波比特流中找出更多的错误比特。可见，该第三子载波比特流中还有d2-e3个错误比特没有被找出。
143.而本实施例所示的方法，可对第三子载波比特流进行第二fec解码后，再对第三子载波比特流进行第一fec解码以获取第二次解码后第三子载波比特流。
144.可见，第二fec解码的解码对象(n2路第一次解码后第二子载波比特流和n1路第三子载波比特流)和第一fec解码的解码对象(n1路第一次解码后第三子载波比特流)不同。对于第三子载波比特流而言，第一fec解码可打破第二fec解码的数学约束，从而当该第三子载波比特流经过第一次fec解码后，还有d2-e3个错误比特没有找出时，通过第一fec解码进一步的找出e4个错误比特。其中，e4小于d2。可见，经过该第一fec解码，该第三子载波比特流仅剩下d2-e3-e4个错误比特。
145.可见，经过两次fec解码，能够有效的提高对第三子载波比特流的纠错能力。
146.步骤208、接收设备获取n路第一比特流。
147.具体的，本实施例所示的接收设备对n2路第二次解码后第二子载波比特流和n1路第二次解码后第三子载波比特流共同进行第二fec解码，以获取n路第一比特流。
148.可见，经过步骤207所示，接收设备能够获取到误码率比较低的第二次解码后第三子载波比特流。接收设备再通过步骤208所示，通过共同对n2路第二次解码后第二子载波比特流和n1路第二次解码后第三子载波比特流共同进行第二fec解码的方式，能够通过误码率比较低的第二次解码后第三子载波比特流，帮助第二次解码后第二子载波比特流的解码，从而进一步的降低第二子载波比特流的误码率，以提高接收设备对第二子载波比特流的纠错能力。
149.可选的，本实施例所示的接收设备已获取到n路第一比特流，可返回执行步骤205。可见，接收设备通过对n路第一比特流反复进行如上述步骤205至步骤207所示的fec解码的过程，有效的提高对n路第一比特流进行解码的准确性。
150.可选的，本实施例所示的该接收设备获取到n路第一比特流后，可分别对n路第一比特流单独进行第一fec解码以获取n路第一fec解码后的第一比特流。接收设备对n路第一fec解码后的第一比特流通过判决的方式确定是否需要返回执行步骤205。若判决成功，说明接收设备对n路第一比特流解码成功，无需返回执行步骤205。若判决失败，说明接收设备对n路第一比特流解码失败，需要返回执行步骤205，以重新进行解码。
151.本实施例对判决的具体方式不做限定。例如，判决可为硬判决或者软判决。其中，硬判决是简单的通过设置阈值来判断每路第一比特流的每个比特的取值。以二进制来说的话，一般大于0时判断该比特的取值为1，小于0时判断该比特的取值为0。软判决是先将每路第一比特流的每个比特量化成n个值，通过概率计算每个值最有可能的原值是多少。
152.本实施例以发送设备侧的边波比特流包括待向接收设备发送的数据为例进行示例性说明。在其他示例中，可将待向接收设备发送的数据仅分配到中间波比特流中，而边波比特流中不包括向接收设备发送的数据。可见，采用该示例，边波比特流中不承载待发送的数据，降低了待发送的数据的误码率。
153.采用本实施例所示的方法，提升了接收设备对n路第三比特流进行解码的纠错能力。保证了接收设备对n路第三比特流进行解码的纠错能力的均衡，以提高接收设备对n路比特流进行解码的整体的纠错能力。而且在接收设备侧，第三子载波比特流所包括的开销和第二子载波比特流所包括的开销不同，从而在解码过程中，收敛速度更快，进而获得更好的纠错能力。
154.以下结合图4所示对本技术所提供的方法的第二种实施例进行说明，采用本实施例所示的方法，能够进一步提高接收设备对n路第三比特流进行fec解码的纠错能力，具体
执行过程如下：
155.步骤401、发送设备对每路第一比特流进行第一fec编码以获取第二比特流。
156.步骤402、发送设备对n路第二比特流共同进行第二fec编码以获取第二开销。
157.步骤403、发送设备将第二开销向n1路第一子载波比特流分配，得到n1路第三子载波比特流。
158.步骤404、发送设备向接收设备发送n路第三比特流。
159.步骤405、接收设备获取n2路第一次解码后第二子载波比特流。
160.本实施例所示的步骤401至步骤405的执行过程的说明，请详见图2所示的步骤201至步骤205所示，具体执行过程，在本实施例中不做赘述。
161.步骤406、接收设备获取n1路第一均衡处理后第三子载波比特流。
162.具体的，针对受到干扰比较大的第三子载波比特流，接收设备对每路第三子载波比特流进行均衡处理，以获取第一均衡处理后第三子载波比特流。
163.本实施例所示的均衡处理是指接收设备针对每路第三子载波比特流产生与信道相反的特性，用来抵消信道的时变多径传播特性引起的码间干扰。由于码间干扰会使被传输的第三子载波比特流信号产生变形，从而在接收时发生误码。接收设备通过该均衡处理用来抵消码间干扰，以降低第一均衡处理后第三子载波比特流的误码率。
164.本实施例对步骤405和步骤406之间的执行时序不做限定。
165.步骤407、接收设备获取n2路第二次解码后第二子载波比特流和n1路第一次解码后第三子载波比特流。
166.具体的，本实施例所示的接收设备对n2路该第一次解码后第二子载波比特流和n1路该第一均衡处理后第三子载波比特流共同进行第二fec解码，以获取第二次解码后第二子载波比特流和第一次解码后第三子载波比特流。
167.本实施例所示的步骤407的执行过程，请参见图2所示的步骤206所示，具体不做赘述。
168.步骤408、接收设备获取n1路第二均衡处理后第三子载波比特流。
169.具体的，接收设备对每路该第一次解码后第三子载波比特流进行均衡处理，以获取第二均衡处理后第三子载波比特流。对均衡处理的具体说明，请详见步骤406所示，具体不做赘述。
170.步骤409、接收设备获取n1路第二次解码后第三子载波比特流。
171.具体的，接收设备对每路第二均衡处理后第三子载波比特流进行第一fec解码，以获取n1路第二次解码后第三子载波比特流。
172.本实施例所示的步骤409的执行过程，请参见图3所示的步骤207所示，具体不做赘述。
173.步骤410、接收设备获取n路第一比特流。
174.本实施例所示的步骤410的执行过程，请参见图2所示的步骤208所示，具体执行过程不做赘述。
175.采用本实施例所示的方法，针对受到干扰比较大的第三子载波比特流进行均衡处理，从而进一步降低第三子载波比特流的误码率，提高了第三子载波比特流进行解码的纠错能力。
176.而且，因本实施例所示对受到干扰比较大的第三子载波比特流进行两次均衡处理，有效的提高了对第三子载波比特流进行解码的准确性。
177.以下对本技术所提供的用于执行图2或图4任一实施例的处理电路的结构进行说明。如图5所示，本实施例所示的处理电路500包括依次连接的逻辑电路501以及接口电路502。
178.在发送设备包括该处理电路500的情况下，由逻辑电路501执行图2以及图4任一实施例所示的与发送设备侧处理相关的步骤。接口电路502用于执行图2以及图4任一实施例所示的与发送比特流相关的步骤。
179.在接收设备包括该处理电路500的情况下，由逻辑电路501执行图2以及图4任一实施例所示的与接收设备侧处理相关的步骤。接口电路502用于执行图2以及图4任一实施例所示的与接收比特流相关的步骤。
180.可选的，本实施例所示的该逻辑电路501也可称之为处理器。该接口电路502也可由一个接口电路实现收发功能。
181.本实施例所示的包括该处理电路500的处理装置可以是一个或多个芯片，或，一个或多个集成电路。例如，该处理装置可以是一个或多个现场可编程门阵列(field-programmable gate array，fpga)、专用集成芯片(application specific integrated circuit，asic)、系统芯片(system on chip，soc)、中央处理器(central processor unit，cpu)、数字信号处理电路(digital signal processor，dsp)、微控制器(micro controller unit，mcu)，可编程控制器(programmable logic device，pld)或其它集成芯片，或者上述芯片或者处理器的任意组合等。
182.以下结合图6所示，从功能模块的角度对发送设备的结构进行说明：
183.本实施例所示的发送设备600包括n个第一fec编码模块、第二fec编码模块610、n1个分配模块以及n个发送模块。
184.需明确的是，本实施例所示的分配模块的数量与第一子载波比特流的数量相等。本实施例以n1的取值为2为例进行示例性说明。其中，n个第一fec编码模块中，第一fec编码模块1依次与分配模块1以及发送模块1连接。第一fec编码模块n依次与分配模块2以及发送模块n连接。第一fec编码模块2至第一fec编码模块n-1分别与发送模块2至发送模块n-1连接。
185.n个第一fec编码模块分别与第二fec编码模块610连接。第二fec编码模块610与分配模块1以及分配模块2连接。
186.在图6所示的发送设备执行图2所示的实施例的情况下，n个第一fec编码模块分别用于执行步骤201。两个用于输出第一子载波比特流的第一fec编码模块(即第一fec编码模块1以及第一fec编码模块n)分别与两个分配模块连接，以向分配模块发送第一子载波比特流。对第一子载波比特流的具体说明，请详见图2所示，具体不做赘述。
187.用于输出第二子载波比特流的第一fec编码模块(即第一fec编码模块2以及第一fec编码模块n-1)分别向发送模块2至发送模块n-1发送该第二子载波比特流。
188.第一fec编码模块(即第一fec编码模块1以及第一fec编码模块n)还用于将已获取到的第一子载波比特流向第二fec编码模块610发送。第一fec编码模块(即第一fec编码模块2以及第一fec编码模块n-1)还用于将已获取到的第二子载波比特流向第二fec编码模块
610发送。
189.第二fec编码模块610接收到来自n个第一fec编码模块的n路第二比特流的情况下，第二fec编码模块610用于执行步骤202至步骤203。
190.第二fec编码模块610还用于将第二开销划分成两个子开销，对子开销的说明，请详见图2所示，具体不做赘述。第二fec编码模块610还用于将两个子开销分别发送至分配模块1以及分配模块2。
191.2个分配模块用于将子开销和第一子载波比特流构成第三子载波比特流，对第三子载波比特流的具体说明，请详见图2所示的实施例，具体不做赘述。
192.n个发送模块接收到n路第三比特流的情况下，n个发送模块用于执行步骤204。对第三比特流的具体说明，请详见图2所示的实施例，具体不做赘述。
193.在图6所示的发送设备执行图4所示的实施例的情况下，n个第一fec编码模块分别用于执行步骤401。用于输出第二子载波比特流的第一fec编码模块(即第一fec编码模块2以及第一fec编码模块n-1)分别向发送模块2至发送模块n-1发送该第二子载波比特流。
194.第一fec编码模块(即第一fec编码模块1以及第一fec编码模块n)还用于将已获取到的第一子载波比特流向第二fec编码模块610发送。第一fec编码模块(即第一fec编码模块2以及第一fec编码模块n-1)还用于将已获取到的第二子载波比特流向第二fec编码模块610发送。
195.第二fec编码模块610接收到来自n个第一fec编码模块的n路第二比特流的情况下，第二fec编码模块610用于执行步骤402至步骤403。
196.第二fec编码模块610还用于将第二开销划分成两个子开销，对子开销的说明，请详见图2所示，具体不做赘述。第二fec编码模块610还用于将两个子开销分别发送至分配模块1以及分配模块2。
197.2个分配模块用于将子开销和第一子载波比特流构成第三子载波比特流，对第三子载波比特流的具体说明，请详见图2所示的实施例，具体不做赘述。
198.n个发送模块接收到n路第三比特流的情况下，n个发送模块用于执行步骤404。对第三比特流的具体说明，请详见图2所示的实施例，具体不做赘述。
199.以下结合图7所示，从功能模块的角度对用于执行图2所示的实施例的接收设备700的结构进行说明：
200.本实施例所示的接收设备700包括n个第一fec解码模块以及与n个第一fec解码模块连接的第二fec解码模块710。
201.其中，第一fec解码模块2至第一fec解码模块n-1，分别用于获取第二子载波比特流，对第二子载波比特流的具体说明，请详见图2所示的实施例，具体不做赘述。
202.第一fec解码模块2至第一fec解码模块n-1，分别用于执行步骤205。每个第一fec解码模块将第一次解码后第二子载波比特流发送至第二fec解码模块710。
203.该第二fec解码模块710还用接收第三子载波比特流。该第二fec解码模块710用于执行步骤206。该第二fec解码模块710将输出的两路第一次解码后第三子载波比特流分别发送至第一fec解码模块1以及第一fec解码模块n。
204.第一fec解码模块1以及第一fec解码模块n分别用于执行步骤207。第一fec解码模块1以及第一fec解码模块n还用于将第二次解码后第三子载波比特流，发送至第二fec解码
模块710。
205.该第二fec解码模块710用于执行步骤208。
206.以下结合图8所示，从功能模块的角度对用于执行图4所示的实施例的接收设800备的结构进行说明：
207.本实施例所示的接收设备800包括n个第一fec解码模块，与第一fec解码模块2至第一fec解码模块n-1连接的第二fec解码模块710。与第二fec解码模块710连接的均衡模块720。且第一fec解码模块1和第一解码模块n还分别与n1个均衡模块720连接。本实施例以n1的取值为2为例进行示例性说明。
208.其中，第一fec解码模块2至第一fec解码模块n-1，分别用于获取第二子载波比特流，对第二子载波比特流的具体说明，请详见图2所示的实施例，具体不做赘述。
209.第一fec解码模块2至第一fec解码模块n-1，分别用于执行步骤405。每个第一fec解码模块将第一次解码后第二子载波比特流发送至第二fec解码模块710。
210.该均衡模块720用于执行步骤406。且各均衡模块720还用于将该第一均衡处理后第三子载波比特流发送至第二fec解码模块710。
211.该第二fec解码模块710还用接收第一均衡处理后第三子载波比特流。该第二fec解码模块710用于执行步骤407。该第二fec解码模块710将输出的两路第一次解码后第三子载波比特流分别发送至两个均衡模块720。该均衡模块720用于执行步骤408。两个均衡模块720还用于分别向第一fec解码模块1以及第一fec解码模块n发送两路第二均衡处理后第三子载波比特流。
212.第一fec解码模块1以及第一fec解码模块n分别用于执行步骤409。第一fec解码模块1以及第一fec解码模块n还用于将第二次解码后第三子载波比特流，发送至第二fec解码模块710。
213.该第二fec解码模块710用于执行步骤410。
214.以下结合图9所示对本技术所提供的网络设备的具体结构进行说明。如图9所示，网络设备900包括处理器901、存储器902和收发器903。该处理器901、存储器902和收发器903通过线路互联。其中，存储器902用于存储程序指令和数据。
215.在本实施例所示的网络设备作为发送设备的情况下，本实施例所示的存储器902存储了支持图2以及图4所示步骤中，由处理器901执行图2以及图4任一实施例所示的与处理相关的步骤。收发器903用于执行图2以及图4任一实施例与发送比特流相关的步骤。
216.例如，在图2中，处理器901用于执行步骤201至步骤203。该收发器903用于执行步骤204。
217.又如，在图4中，处理器901用于执行步骤401至步骤403。该收发器903用于执行步骤404。
218.在本实施例所示的网络设备作为接收设备的情况下，本实施例所示的存储器902存储了支持图2以及图4所示步骤中，由处理器901执行图2以及图4任一实施例所示的与处理相关的步骤。收发器903用于执行图2以及图4任一实施例与接收比特流相关的步骤。
219.例如，在图2中，处理器901用于执行步骤205至步骤208。又如，在图4中，处理器901用于执行步骤405至步骤410。
220.基于以上实施例，本技术实施例还提供了一种计算机可读存储介质，该存储介质
中存储软件程序，该软件程序在被一个或多个处理器读取并执行时可实现上述任意一个或多个实施例提供的方法。
221.显然，本领域的技术人员可以对本技术实施例进行各种改动和变型而不脱离本技术实施例的范围。这样，倘若本技术实施例的这些修改和变型属于本技术权利要求及其等同技术的范围之内，则本技术也意图包含这些改动和变型在内。