SDI输出方法、装置、视频处理设备及可读存储介质与流程

sdi输出方法、装置、视频处理设备及可读存储介质
技术领域
1.本技术涉及视频处理领域，尤其涉及一种sdi输出方法、装置、视频处理设备及可读存储介质。


背景技术：

2.视频处理设备用于接收视频信号，并将视频信号处理并通过多个接口输出，常用的视频信号输出接口包括显示接口(displayport，dp)、高清多媒体接口(high definition multimedia interface，hdmi)和数字分量串行接口(serial digital interface，sdi)。
3.其中，sdi接口的时钟与dp接口和hdmi接口等视频接口的时钟异步，且sdi接口时序协议与其他接口存在差异，在输出之前需要对数据做跨时钟域处理。这会导致sdi接口无法与其他视频输出接口输出的视频数据帧同步，进而导致当使用多个接口拼接显示视频时，拼接后的画面存在撕裂现象，显示效果不佳。


技术实现要素：

4.本技术的主要目的在于提供一种sdi输出方法、装置、视频处理设备及可读存储介质，旨在解决sdi接口无法与其他视频输出接口输出的视频数据帧同步，进而导致当使用多个接口拼接显示视频时，拼接后的画面存在撕裂现象，显示效果不佳的问题。
5.第一方面，本技术提供一种sdi输出方法，包括：
6.根据第一时钟和第一时序将视频数据写入先进先出队列，第一时钟为非sdi接口和视频处理时使用的时钟，第一时序为非sdi接口和视频处理时使用的时序。
7.根据第二时钟和sdi协议时序从先进先出队列中读取视频数据并通过串行器解串器发送至sdi接口输出，第二时钟为串行器解串器的用户时钟。
8.根据先进先出队列中存储的视频数据的个数调整用户时钟，以使得从先进先出队列读取视频数据的频率与向先进先出队列写入的视频数据的频率同步。
9.一些实施方式中，根据先进先出队列中存储的视频数据的个数调整用户时钟，包括：
10.当先进先出队列中存储的视频数据的个数大于第一阈值且持续增多时，降低用户时钟的频率，以使得先进先出队列中存储的视频数据的个数小于第一阈值。
11.当先进先出队列中存储的视频数据的个数小于第二阈值且持续减少时，提高用户时钟的频率，以使得先进先出队列中存储的视频数据的个数大于第二阈值。
12.一些实施方式中，降低用户时钟的频率和/或提高用户时钟的频率，包括：
13.通过串行器解串器中相位插值器控制器模块降低锁相环输出的时钟频率，以使得用户时钟的频率降低。和/或，通过串行器解串器中相位插值器控制器模块提高锁相环输出的时钟频率，以使得用户时钟的频率提高。
14.第二方面，本技术还提供一种sdi输出装置，包括：
15.写入模块，用于根据第一时钟和第一时序将视频数据写入先进先出队列，第一时
钟为非sdi接口和视频处理时使用的时钟，第一时序为非sdi接口和视频处理时使用的时序；
16.读取模块，用于根据第二时钟和sdi协议时序从先进先出队列中读取视频数据并通过串行器解串器发送至sdi接口输出，第二时钟为串行器解串器的用户时钟；
17.调整模块，用于根据先进先出队列中存储的视频数据的个数调整用户时钟，以使得从先进先出队列读取视频数据的频率与向先进先出队列写入的视频数据的频率同步。
18.一些实施方式中，调整模块，具体用于当先进先出队列中存储的视频数据的个数大于第一阈值且持续增多时，降低用户时钟的频率，以使得先进先出队列中存储的视频数据的个数小于第一阈值；
19.当先进先出队列中存储的视频数据的个数小于第二阈值且持续减少时，提高用户时钟的频率，以使得先进先出队列中存储的视频数据的个数大于第二阈值。
20.一些实施方式中，调整模块，具体用于通过串行器解串器中相位插值器控制器模块降低锁相环输出的时钟频率，以使得用户时钟的频率降低；和/或，通过串行器解串器中相位插值器控制器模块提高锁相环输出的时钟频率，以使得用户时钟的频率提高。
21.第三方面，本技术还提供一种视频处理设备，包括：视频处理模块、先入先出队列模块、串行器解串器以及输出接口，输出接口至少包括一个sdi接口。视频处理模块的输入端用于接收输入的视频信号，视频处理模块的输出端与先入先出队列模块的输入端连接，视频处理模块的输出端通过第一时钟和第一时序输出视频数据，第一时钟和第一时序为非sdi接口和视频处理时使用的时钟和时序。先入先出队列模块的输出端与串行器解串器的输入端连接，串行器解串器从先入先出队列模块通过第二时钟和sdi协议时序读取视频数据，第二时钟为串行器解串器的用户时钟。串行器解串器的输出端与sdi接口连接。
22.一些实施方式中，视频处理设备还包括超高清sdi软核模块。超高清sdi软核模块设于视频处理模块和先入先出队列模块之间。
23.一些实施方式中，视频处理设备还包括相位插值器控制器模块。相位插值器控制器模块与串行器解串器连接。
24.第四方面，本技术还提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，其中计算机程序被处理器执行时，实现如上述的第一方面提供的方法。
25.本技术提供的sdi输出方法、装置、视频处理设备及可读存储介质通过第一时钟和第一时序将视频数据先写入先进先出队列，然后调整先进先出队列中储存视频数据的个数，使得从先进先出队列中读取视频数据时产生一定时延，通过时延使得从先进先出队列读取视频数据的频率与向先进先出队列写入的视频数据的频率同步，实现了sdi接口与其他视频输出接口输出的视频数据帧同步。当使用多个接口拼接显示视频时，拼接后的画面不存在撕裂现象，有效提高显示效果。
附图说明
26.为了更清楚地说明本技术实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
27.图1为本技术的实施例提供的一种视频处理设备的结构示意图；
28.图2为本技术的实施例提供的一种sdi输出方法的流程示意图；
29.图3为本技术的实施例提供的一种sdi输出方法中实现s230的流程示意图；
30.图4为本技术实施例提供的一种sdi输出装置的示意性框图。
31.本技术目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
32.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
33.附图中所示的流程图仅是示例说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解、组合或部分合并，因此实际执行的顺序有可能根据实际情况改变。
34.本技术实施例提供的sdi输出方法可应用于视频处理设备中，视频处理设备可以是具有视频处理及输出能力的设备，如台式电脑、视频采集卡、服务器等。本技术中对视频处理设备的类型不做限制。
35.下面结合附图，对本技术的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
36.图1为本技术的实施例提供的一种视频处理设备的结构示意图。
37.一些实施方式中，请参照图1，视频处理设备1包括视频处理(program，pgm)模块11、先入先出队列(first input first output，fifo)模块12、串行器解串器(serializer/deserializer，serdes)13以及输出接口14，输出接口至少包括一个sdi接口141。视频处理模块11的输入端用于接收输入的视频信号，视频处理模块11的输出端与先入先出队列模块12的输入端连接，视频处理模块11的输出端通过第一时钟和第一时序输出视频数据，第一时钟为非sdi接口和视频处理时使用的时钟(pgmclk)，第一时序为非sdi接口和视频处理时使用的时序(timing)。先入先出队列模块12的输出端与串行器解串器13的输入端连接，串行器解串器13从先入先出队列模块12通过第二时钟和sdi协议时序读取视频数据，第二时钟为串行器解串器13的用户时钟(txuserclk)，用户时钟的频率与第一时钟同步。串行器解串器13的输出端与sdi接口141连接。
38.其中，视频处理模块可以是现场可编程逻辑门阵列(field programmable gate array，fpga)、图形处理器(graphics processing unit，gpu)、数字信号处理技术(digital signal processing，dsp)芯片等。视频处理模块中可以集成有串行器解串器，例如，fpga中可以集成serdes，并提供serdes接口。
39.先入先出队列模块则可以是fifo存储器，fifo存储器分为写入专用区和读取专用区，读操作与写操作可以异步进行，写入区上写入的数据可以按照写入的顺序从读取端的区中读出。输入端输入的视频数据会被存储至写入专用区，串行器解串器可以通过输出端从读取专用区读取存储的视频数据。
40.一些实施方式中，输出接口14还可以包括dp接口142、hdmi接口143以及数字视频接口(digital visual interface，dvi)接口144等。
41.一些实施方式中，视频处理设备1还包括超高清(ultra high definition，uhd)sdi软核(ip)模块15。超高清sdi软核模块15设于视频处理模块和先入先出队列模块之间。用于实现sdi接口协议层的组帧和解帧。
42.一些实施方式中，视频处理设备1还包括相位插值器控制器(phase interpolator ppm control，picxo)模块16。相位插值器控制器模块16与串行器解串器13连接。作为示例，picxo可以集成在fpga的serdes中，例如，可以为serdes中的发送(transport，tx)picxo。fpga可以通过picxo控制锁相环(phase locked loop，pll)输出的时钟，进而实现对txuserclk的调节。
43.需要说明的是，在图1中，通过实线标出的信号传输路线使用了pgm时钟域，即其时钟为pgmclk。而使用虚线标出的信号传输路线使用了txusrclk时钟域，即其时钟为txusrclk。
44.图2为本技术的实施例提供的一种sdi输出方法的流程示意图。本技术提供的sdi输出方法可用于图1中示出的视频处理设备。
45.参考图2，sdi输出方法包括：
46.s210、根据第一时钟和第一时序将视频数据写入先进先出队列。
47.一些实施方式中，第一时钟为非sdi接口和视频处理时使用的时钟，第一时序为非sdi接口和视频处理时使用的时序。例如，参考图1中示出的视频处理设备，第一时钟可以为视频处理模块的时钟pgmclk，第一时序则可以为视频处理模块的时序。
48.需要说明的是，视频处理设备中dp接口、hdmi接口等其他视频输出接口的时钟和时序也为第一时钟和第一时序。
49.一些实施方式中，视频处理模块可以按照pgmclk和视频处理模块的时序将视频数据写入fifo存储器中。其中，视频数据时视频处理模块根据接收到的视频信号，按照pgmclk和视频处理模块的时序处理得到的。视频信号可以是摄像头采集的视频信号、来自网络视频信号或者存储在视频处理模块中的历史视频数据等。
50.s220、根据第二时钟和sdi协议时序从先进先出队列中读取视频数据并通过串行器解串器发送至sdi接口输出。
51.一些实施方式中，第二时钟为串行器解串器的用户时钟(txuserclk)。serdes的用户时钟可以通过picxo发送的相位插值器(phase interpolator，pi)控制(ctrl)信号调节。pi ctrl信号可以控制serdes中pll输出的时钟，进而调节txuserclk。
52.s230、根据先进先出队列中存储的视频数据的个数调节用户时钟，以使得从先进先出队列读取视频数据的频率与向先进先出队列写入的视频数据的频率同步。
53.在本技术中，从先进先出队列读取视频数据的频率(读取频率)与向先进先出队列写入的视频数据的频率(写入频率)同步是指读取频率与写入频率相同或相近。例如，当读取频率与写入频率相同时，可以确认读取频率与写入频率同步。或者，当读取频率与写入频率差值小于预设的阈值时，也可以确认读取频率与写入频率同步。
54.s210至s230所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
55.图2中所示的流程图仅是示例说明，不是必须包括所有的内容和操作/步骤，也不
是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解、组合或部分合并，因此实际执行的顺序有可能根据实际情况改变。
56.图3为本技术的实施例提供的一种sdi输出方法中实现s230的流程示意图。
57.一些实施方式中，参考图3，调整先进先出队列中存储的视频数据的个数，以使得用户时钟的频率与第一时钟同步，包括：
58.s231、当先进先出队列中存储的视频数据的个数大于第一阈值且持续增多时，降低用户时钟的频率，以使得先进先出队列中存储的视频数据的个数小于第一阈值。
59.s232、当先进先出队列中存储的视频数据的个数小于第二阈值且持续减少时，提高用户时钟的频率，以使得先进先出队列中存储的视频数据的个数大于第二阈值。
60.在本实施例中，为了实现多视频输出接口同步，需要实现sdi接口和其他接口的同步。由于fifo写入数据的频率与其他接口的同步，故需要读出fifo数据的频率与fifo写入数据的频率同步。当在fifo中存储的视频数据的个数大于第二阈值且小于第一阈值时，fifo写入数据与读出数据之间的时延，可以使得读出fifo数据的频率与fifo写入数据的频率相同或相近，即读出fifo数据的频率与fifo写入数据的频率同步。
61.作为示例，当fifo的存储深度为4096时，第一阈值可以为3000，第二阈值可以为2000。即，当在fifo中存储的视频数据数量在2000至3000个时，读出fifo数据的频率与fifo写入数据的频率同步。
62.一些实施方式中，参考上述示例，视频处理模块可以每隔1微秒获取一次fifo中数据的个数。
63.当fifo中存储的视频数据的个数大于3000且持续增多时，可提高txuserclk的频率，增加读取fifo中视频数据的速度，以使得fifo中存储的视频数据的个数小于3000。
64.当fifo中存储的视频数据的个数小于2000且持续减少时，可降低txuserclk的频率，减少读取fifo中视频数据的速度，以使得fifo中存储的视频数据的个数小于2000。
65.当fifo中存储的视频数据的个数大于2000且小于3000时，可保持txuserclk的频率不变。
66.一些实施方式中，降低txuserclk的频率，可以通过picxo模块向serdes模块中的pll发送降低频率的pi ctrl信号，降低pll输出的时钟频率，以使得用户时钟的频率降低。
67.提高txuserclk的频率，可以通过picxo模块向serdes模块中的pll发送提高频率的pi ctrl信号，提高pll输出的时钟频率，以使得用户时钟的频率提高。
68.在本实施例中，第一时钟和第一时序将视频数据先写入先进先出队列，然后调整先进先出队列中储存视频数据的个数，使得从先进先出队列中读取视频数据时产生一定时延，通过时延使得从先进先出队列读取视频数据的频率与向先进先出队列写入的视频数据的频率同步，实现了sdi接口与其他视频输出接口输出的视频数据帧同步。当使用多个接口拼接显示视频时，拼接后的画面不存在撕裂现象，有效提高显示效果。
69.s231至s232所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
70.图3中所示的流程图仅是示例说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解、组合或部分合并，因此实际
执行的顺序有可能根据实际情况改变。
71.图4为本技术实施例提供的一种sdi输出装置的示意性框图。
72.参考图4，sdi输出装置，包括：
73.写入模块401，用于根据第一时钟和第一时序将视频数据写入先进先出队列，第一时钟为非sdi接口和视频处理时使用的时钟，第一时序为非sdi接口和视频处理时使用的时序。读取模块402，用于根据第二时钟和sdi协议时序从先进先出队列中读取视频数据并通过串行器解串器发送至sdi接口输出，第二时钟为串行器解串器的用户时钟。调整模块403，用于根据先进先出队列中存储的视频数据的个数调整用户时钟，以使得用户时钟的频率与第一时钟同步。
74.一些实施方式中，调整模块403，具体用于当先进先出队列中存储的视频数据的个数大于第一阈值且持续增多时，提高用户时钟的频率，以使得先进先出队列中存储的视频数据的个数小于第一阈值。当先进先出队列中存储的视频数据的个数小于第二阈值且持续减少时，降低用户时钟的频率，以使得先进先出队列中存储的视频数据的个数大于第二阈值。
75.一些实施方式中，调整模块403，具体用于通过串行器解串器中相位插值器控制器模块降低锁相环输出的时钟频率，以使得用户时钟的频率降低；和/或，通过串行器解串器中相位插值器控制器模块提高锁相环输出的时钟频率，以使得用户时钟的频率提高。
76.需要说明的是，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的装置和各模块及单元的具体工作过程，可以参考前述sdi输出方法实施例中的对应过程，在此不再赘述。
77.本技术实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现可实现上述各个方法实施例中的步骤。
78.本技术实施例提供了一种计算机程序产品，当计算机程序产品在移动终端上运行时，使得移动终端执行时实现可实现上述各个方法实施例中的步骤。
79.本技术实施例提供了一种芯片系统，芯片系统包括存储器和处理器，处理器执行存储器中存储的计算机程序，以实现上述各个方法实施例中的步骤。
80.本技术实施例提供了一种芯片系统，芯片系统包括处理器，处理器与计算机可读存储介质耦合，处理器执行计算机可读存储介质中存储的计算机程序，以实现上述各个方法实施例中的步骤。
81.需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。
82.上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以权利要求的保护范围为准。