具有用户定义的操作的半导体装置及相关联的方法及系统与流程

1.本公开大体上涉及半导体装置，且更确切地说，涉及一种具有用户定义的操作的半导体装置及相关联方法及系统。


背景技术：

2.存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器等的各种电子装置相关的信息。存储器装置频繁地提供为计算机或其它电子装置中的内部、半导体集成电路及/或外部可移除装置。存在许多不同类型的存储器，包含易失性及非易失性存储器。包含随机存取存储器(ram)、静态随机存取存储器(sram)、动态随机存取存储器(dram)及同步动态随机存取存储器(sdram)等的易失性存储器可能需要所施加电源来维护其数据。相比之下，非易失性存储器即使在无外部供电时也可保持其所存储的数据。非易失性存储器可用于各种技术中，包含快闪存储器(例如，nand及nor)、相变存储器(pcm)、铁电随机存取存储器(feram)、电阻性随机存取存储器(rram)及磁性随机存取存储器(mram)等。改进存储器装置通常可包含增大存储器单元密度、提高读取/写入速度或以其它方式减少操作时延、提高可靠性、增加数据保持、降低功率消耗或降低制造成本等。
附图说明
3.图1是示意性地说明根据本发明技术的实施例的存储器装置的框图。
4.图2是示意性地说明根据本发明技术的实施例的存储器装置的框图。
5.图3是说明根据本发明技术的实施例的用于用户定义的操作的各种选项的表格。
6.图4是示意性地说明根据本发明技术的实施例的存储器系统的框图。
7.图5是说明根据本发明技术的实施例的操作存储器装置的方法的流程图。
具体实施方式
8.存储器装置可包含错误检查及校正(ecc)功能以生成可靠的数据-例如，裸片上ecc功能。执行ecc功能的算法、程序或电路系统可称为或包含错误校正码的方面。此存储器装置可包含ecc电路及支持裸片上ecc功能的存储器单元群组(例如，经配置以存储ecc奇偶校验位且可不同地称为ecc阵列、ecc平面及/或奇偶校验平面的存储器阵列的部分)。在一些实施例中，可保留存储器单元群组以内部地存储ecc数据(例如，在存储器装置内部且用户不可存取)，并且存储器装置的指定存储容量可不包含ecc阵列容量。在一些实例中，ecc阵列容量可占据存储器装置的存储器阵列的可观部分，例如总存储器阵列空间的大致6％。在包含与此存储器装置耦合的主机装置的一些存储器系统中，主机装置(或存储器系统)可执行其自身的ecc功能，而不完全依赖于裸片上ecc功能。举例来说，主机装置可经配置以独立于存储器装置的ecc数据或ecc算法而执行系统层级ecc功能。因此，在一些实施例中，存储器系统(或主机装置)可能不需要裸片上ecc功能，并且存储器装置可经配置以提供否则可能不可用的额外特征。
9.本发明技术的若干实施例涉及存储器装置、包含存储器装置的系统及操作存储器装置的方法，其中主机装置可经配置以停用存储器装置的ecc功能且存取存储器装置的存储器阵列。在一些实施例中，存储器阵列可包含第一部分，其经配置以存储用户数据(例如，主阵列、用户数据平面)；及第二部分，其经配置以在启用存储器装置的ecc功能时存储与第一部分(例如，ecc阵列、ecc平面、奇偶校验平面)的用户数据相关联的错误检查及校正(ecc)数据。如本文所阐述，一组存储器地址可对应于存储器阵列，其中所述组中的每个存储器地址对应于存储器阵列的第一部分及第二部分。在一个实施例中，存储器装置包含寄存器(例如，模式寄存器)，以指示启用还是停用ecc功能。此外，寄存器(或不同寄存器)可经配置以存储一或多个位，其对应于主机装置在停用ecc功能时存取存储器阵列的一组选项。
10.当停用ecc功能时，存储器装置可配置存储器阵列的第二部分以存储额外的用户数据、元数据或两者。存储器装置中的元数据可指代与存储器装置的操作性方面相关联的数据，例如操作温度、时延设置、数据传输参数。在一些实施例中，存储器装置可将元数据存储在一或多个寄存器中，存储器装置的输出电路可存取这些寄存器。在一些实施例中，存储器装置可将元数据存储在存储器阵列中(包含当停用ecc功能时为ecc功能保留的存储器阵列的第二部分)。此外，存储器装置可绕过执行用户数据的ecc功能的ecc电路。另外或替代地，存储器装置可提供主机装置存取存储器阵列(例如，从存储器阵列读取、写入到存储器阵列、擦除存储器阵列的部分等)的一组选项，例如仅存取存储器阵列的第一部分(例如，不考虑存储器阵列的第二部分)，启用可单独地识别存储器阵列的第二部分的额外地址线，基于与存储器阵列的第一部分及第二部分相对应的同一组存储器地址存取存储器阵列的第二部分，启用额外数据引脚以传送存储器阵列的第二部分的额外数据(例如，额外用户数据、元数据)，确定用于与主机装置通信的不同突发长度(例如，增加的突发长度)等。
11.在一些实施例中，主机装置可停用存储器装置的ecc功能并且将关于主机装置可如何继续存取存储器阵列的输入传输到存储器装置。存储器装置可基于来自主机装置的输入从所述一组选项中选择选项，并且基于所选择选项更新寄存器中的一或多个位。此外，主机装置及存储器装置可建立适当协议以根据所选择选项进行通信。在一些实施例中，存储器装置可对存取命令的修改后存储器地址进行解码，所述存取命令利用对应于第二部分的额外地址线。在其它实施例中，存储器装置可使数据信道(例如，总线、接口)中的额外数据引脚能够传输或接收第二部分的额外数据。此外，存储器装置可确定突发长度以传输或接收包含第二部分的额外数据的数据。
12.参考图1描述支持本发明技术的实施例的存储器装置。参考图2提供存储器装置的更详细描述。图3描述说明根据本发明技术的实施例的用于用户定义的操作的各种选项的表格。参考图4描述支持本发明技术的实施例的存储器系统。参考图5描述说明操作存储器装置的方法的流程图。
13.图1是示意性地说明根据本发明技术的实施例的存储器装置100的框图。存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，在图1的实例中的存储体0-15)，且每个存储体可包含多个字线(wl)、多个位线(bl)，及布置在字线(例如，m个字线，也可称为行)及位线(例如，n个位线，也可称为列)的相交点处的多个存储器单元(例如，m
×
n个存储器单元)。存储器单元可包含多个不同存储器媒体类型中的任一个，包含电容式、磁阻式、铁电、相位变换等等。在一些实施例中，存储器阵列150
的部分(例如，ecc平面)可经配置以存储ecc奇偶校验位。也就是说，存储器阵列150可包含存储器单元的第一子集，其经配置以存储用户可存取数据；及存储器单元的第二子集(例如，ecc奇偶校验位)，其经配置以存储不同种类的数据，例如当启用ecc功能时的ecc数据、当停用ecc功能时的非ecc数据。字线wl的选择可由行解码器140执行，并且位线bl的选择可由列解码器145执行。可为对应的位线bl提供感测放大器(samp)，并将其连接到至少一个相应的本地i/o线对(liot/b)，所述本地i/o线对随后可通过传输门(tg)耦合到至少一个相应的主要i/o线对(miot/b)，所述传输门可充当开关。存储器阵列150还可包含板线及用于管理其操作的对应电路系统。
14.在一些实施例中，存储器阵列150包含存储器阵列，其包含一组存储器单元。所述一组存储器单元可包含经配置以存储用户数据的第一部分。此外，所述一组存储器单元可包含第二部分，其经保留以存储ecc数据以支持存储器装置100的ecc功能。因此，当启用ecc功能时，主机装置可不直接存取存储器阵列150的第二部分。在一个实施例中，存储器阵列150可对应于一组存储器地址，其中所述组中的每个存储器地址与存储器阵列的第一部分及存储器阵列的第二部分相关联。因此，当由主机装置提供存储器地址时，存储器地址可同时识别存储器阵列150的第一部分及第二部分。在一个实施例中，当启用ecc功能时，主机装置可依赖于由存储器装置100使用ecc数据执行的ecc功能。然而，当停用ecc功能时(例如，由执行其自身的ecc功能的主机装置)，存储器装置100可配置第二部分以存储额外的用户数据、与存储器装置100相关联的元数据，或两者。此外，存储器装置100可提供主机装置存取存储器阵列150的一组选项，如本文所描述。在一些实施例中，存储器装置100可包含经配置以指示启用还是停用ecc功能的一或多个寄存器118(例如，模式寄存器)。此外，寄存器118(或不同寄存器)可经配置以存储一或多个位，其对应于主机装置在停用ecc功能时存取存储器阵列150的所述一组选项。
15.存储器装置100可采用多个外部端子，其包含耦合到命令总线及地址总线的命令及地址端子，以分别接收命令信号cmd及地址信号addr。存储器装置可进一步包含：接收芯片选择信号cs的芯片选择端子；接收时钟信号ck及ckf的时钟端子；接收数据时钟信号wck及wckf的数据时钟端子；数据端子dq、rdqs、dbi(用于数据总线反转功能)及dmi(用于数据掩码反转功能)；电源端子vdd、vss、vddq及vssq。
16.可从外部向命令端子及地址端子供应地址信号及存储体地址信号。供应到地址端子的地址信号及存储体地址信号可经由命令/地址输入电路105传递到地址解码器110。地址解码器110可接收地址信号且将所解码行地址信号(xadd)供应到行解码器140，且将所解码列地址信号(yadd)供应到列解码器145。地址解码器110也可接收addr输入的存储体地址部分并且将所解码存储体地址信号(badd)及存储体地址信号供应到行解码器140及列解码器145两者。
17.可从存储器控制器向命令及地址端子供应命令信号cmd、地址信号addr及芯片选择信号cs。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令及写入命令)。芯片选择信号cs可用于选择存储器装置100以对提供到命令端子及地址端子的命令及地址作出响应。当将有源cs信号提供到存储器装置100时，可对命令及地址进行解码且可执行存储器操作。可通过命令/地址输入电路105将命令信号cmd作为内部命令信号icmd提供到命令解码器115。命令解码器115可包含用于对内
部命令信号icmd进行解码以产生用于执行存储器操作的各种内部信号及命令，例如用于选择字线的行命令信号及用于选择位线的列命令信号的电路。内部命令信号还可包含输出及输入激活命令，例如定时命令cmdck(图1中未展示)。
18.在一些实施例中，命令解码器115还可包含用于跟踪各种计数或值(例如，由存储器装置100接收的刷新命令或由存储器装置100执行的自刷新操作的计数)的一或多个寄存器118。在一些实施例中，寄存器118的子集可称为模式寄存器且经配置以存储用户定义的变量或指示以在执行各种功能、特征及模式(例如，ecc模式)时提供灵活性。举例来说，寄存器118的子集可指示启用还是停用存储器装置的ecc模式，例如启用还是停用存储器装置100的ecc功能。在一些实例中，寄存器118的子集(或除了子集之外的不同寄存器118)可经配置以存储一或多个位，其对应于主机装置在停用存储器装置100的ecc功能时存取存储器阵列的一组选项。
19.当将读取命令发出到具有开放行的存储体且作为读取命令的部分及时供应列地址时，可从存储器阵列150中由行地址(可能已作为识别所述开放行的激活命令的部分而提供)及列地址指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器可将内部命令提供到输入/输出电路160，使得可根据rdqs时钟信号经由读取/写入放大器155及输入/输出电路160从数据端子dq、rdqs、dbi及dmi输出读取数据。可在由读取时延信息rl限定的时间处提供读取数据，所述读取时延信息可在存储器装置100中，例如模式寄存器(例如，寄存器118)中编程。可在ck时钟信号的时钟循环方面限定读取时延信息rl。举例来说，读取时延信息rl可为在读取命令由存储器装置100接收之后当提供相关联读取数据时ck信号的时钟循环数。
20.当将写入命令发出到具有开放行的存储体且作为写入命令的部分及时供应列地址时，可根据wck及wckf时钟信号将写入数据供应到数据端子dq、dbi及dmi。写入命令可由命令解码器115接收，所述命令解码器可向输入/输出电路160提供内部命令，使得写入数据可由输入/输出电路160中的数据接收器接收，并通过输入/输出电路160及读取/写入放大器155供应到存储器阵列150。可在通过行地址及列地址指定的存储器单元中写入写入数据。可在由写入时延wl信息限定的时间向数据端子提供写入数据。写入时延wl信息可在存储器装置100中，例如模式寄存器(例如，寄存器118)中编程。可在ck时钟信号的时钟循环方面限定写入时延wl信息。举例来说，写入时延信息wl可为在写入命令由存储器装置100接收之后当接收到相关联的写入数据时ck信号的时钟循环数。
21.在双数据速率(ddr)方案下，具有突发长度2n(例如，八(8)、十六(16)、三十二(32))的数据突发包含在n(例如，四(4)、八(8)、十六(16))个时钟循环(例如，wck及wckf时钟循环)期间针对存储器装置的每个输出引脚(例如，每个数据端子dq)传输的2n个数据位。在一些实施例中，输入/输出电路160可经配置以与主机装置通信(例如，经由数据端子dq传输或接收数据)达多于一个突发长度。举例来说，当寄存器(例如，模式寄存器)指示启用ecc功能时，输入/输出电路160可与主机装置通信达十六(16)的突发长度(也可称为bl16)。可确定突发长度(例如，bl16)以在突发长度期间传送存储器阵列150的第一部分的用户数据。此外，当寄存器指示停用ecc功能时，输入/输出电路160可经配置以与主机装置通信达不同突发长度(例如，bl18)。可确定不同突发长度以在不同突发长度期间传送存储器阵列150的第一部分的用户数据及存储器阵列150的第二部分的额外用户数据或元数据。尽管上文描
述的实例说明突发长度递增两(2)，这对应于一(1)个额外时钟循环，但是本发明的范围不限于此。在一些实施例中，不同突发长度可比突发长度长多于一(1)个时钟循环，例如长两(2)个时钟循环、长三(3)个时钟循环，或甚至更长。
22.可向电源端子供应电源电势vdd及vss。可将这些电源电势vdd及vss供应到内部电压发生器电路170。内部电压发生器电路170可基于电源电势vdd及vss而产生各种内部电势vpp、vod、vary、vperi等等。内部电势vpp可用于行解码器140中，内部电势vod及vary可用于包含在存储器阵列150中的感测放大器中，且内部电势vperi可用于许多其它电路块中。
23.还可向电源端子供应电源电势vddq。电源电势vddq可连同电源电势vss一起供应到输入/输出电路160。在本发明技术的实施例中，电源电势vddq可为与电源电势vdd相同的电势。在本发明技术的另一个实施例中，电源电势vddq可为与电源电势vdd不同的电势。然而，可将专用电源电势vddq用于输入/输出电路160，使得由输入/输出电路160产生的电源噪声不传播到其它电路块。
24.可向时钟端子及数据时钟端子供应外部时钟信号及互补外部时钟信号。可将外部时钟信号ck、ckf、wck、wckf供应到时钟输入电路120。ck及ckf信号可互补，并且wck及wckf信号也可互补。互补时钟信号可同时具有相对的时钟电平及相对的时钟电平之间的转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，并且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
25.时钟输入电路120中所包含的输入缓冲器可接收外部时钟信号。举例来说，当通过来自命令解码器115的cke信号启用时，输入缓冲器可接收ck及ckf信号以及wck及wckf信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号iclk。可将内部时钟信号iclk供应到内部时钟电路130。内部时钟电路130可基于接收到的内部时钟信号iclk及来自命令解码器115的时钟启用信号cke提供各种相位及频率受控的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号iclk且将各种时钟信号提供到命令解码器115的时钟路径(图1中未展示)。内部时钟电路130可进一步提供输入/输出(io)时钟信号。可将io时钟信号供应到输入/输出电路160，并且可将io时钟信号用作用于确定读取数据的输出定时及写入数据的输入定时的定时信号。可以多个时钟频率提供io时钟信号，使得可以不同数据速率从存储器装置100输出数据及将数据输入到存储器装置100。当需要高存储器速度时，较高时钟频率可为合乎需要的。当期望较低功率消耗时，较低时钟频率可为合乎需要的。也可将内部时钟信号iclk供应到定时产生器135，且因此可产生各种内部时钟信号。
26.存储器装置100可连接到能够利用存储器暂时地或永久地存储信息的多个电子装置中的任一个，或其组件。举例来说，存储器装置100的主机装置可为计算装置，例如桌面或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其某个组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可为联网装置(例如，交换机、路由器等)或数字图像、音频及/或视频的记录仪、交通工具、电器设备、玩具，或多个其它产品中的任一个。在一个实施例中，主机装置可直接连接到存储器装置100，但是在其它实施例中，主机装置可间接连接到存储器装置(例如，通过网络连接或通过中间装置)。
27.图2是示意性地说明根据本发明技术的实施例的存储器装置200的框图。存储器装置200可为参考图1所描述的存储器装置100的实例或包含存储器装置100的方面。存储器装置200可包含外围电路270、寄存器275、ecc电路280及存储器阵列250。外围电路270可包含参考图1描述的各个组件的方面。举例来说，外围电路270可包含命令/地址输入电路105、地址解码器110、命令解码器115及输入/输出电路160等等的方面。此外，存储器阵列250可为参考图1描述的存储器阵列150的实例或包含存储器阵列150的方面。
28.存储器阵列250可包含一组存储器单元，其包含第一部分260及第二部分265。此外，存储器阵列250可对应于一组存储器地址，其中所述一组存储器地址中的每个存储器地址对应于第一部分260及第二部分265。第一部分260可经配置以存储用户数据，例如来自主机装置的数据。在一些实施例中，第一部分260可占据存储器阵列250的大部分存储容量，例如，在一个实施例中大于90％的存储容量。第一部分260可表示可由主机装置存取的存储器阵列250的部分，而不管启用还是停用存储器装置200的裸片上ecc功能。在一些实施例中，第二部分265可经配置以存储ecc数据，所述ecc数据在启用裸片上ecc功能时支持裸片上ecc功能，因此第二部分265也可称为ecc奇偶校验位或奇偶校验平面。第二部分265可占据存储器阵列250的存储容量的相对较小但可观的部分，例如，在一个实施例中大约为存储容量的5％到10％。在一些实施例中，当启用ecc功能时，主机装置不可存取第二部分265。在其它实施例中，当启用ecc功能时，主机装置可存取第二部分265，使得主机装置可存取ecc数据。
29.然而，当停用ecc功能时，第二部分265可经配置以存储额外用户数据、与存储器装置200相关联的元数据，或两者。当第二部分265经配置以存储额外用户数据时，存储器装置200可将增加的存储容量提供到主机装置，例如几乎全部存储容量的100％(即，全部存储容量对应于第一部分260及第二部分265)。也就是说，除了对应于第一部分260的存储容量(可称为存储器装置的指定存储容量)之外，存储器装置200可向主机装置提供额外存储容量(即，对应于第二部分265的存储容量)。此外，第一部分260及第二部分265可提供未由存储器装置200的ecc功能校正的用户数据。在一些情况下，如果检测到错误特性及/或特征的变化，则此种未校正的用户数据可为主机装置提供优化及/或修改其ecc算法的机会。在一些实施例中，主机装置可经配置以执行不同于存储器装置200的ecc功能的单独ecc功能。
30.另外或替代地，第二部分265可经配置以存储元数据，其包括与存储器装置200的操作模式相关的信息，例如操作温度、与存取命令相关联的时延设置、用于数据传输的参数、测试模式，或其组合。以此方式，存储器装置200可提供元数据作为存取操作的一部分(例如，引导到第一部分260的读取命令)，而无需引发命令(例如，模式寄存器读取(mrr)命令)以检索可另外存储在存储器装置200的各种寄存器(例如，模式寄存器)中的元数据。从寄存器检索元数据的此类命令可能会为存储器装置200引入不合需要的延迟，因为命令可将存储器装置200置于特定模式(例如，“状态”模式)，从而导致存储器阵列250处于特定条件(例如，“空闲”条件)。因此，使用此类命令可能会受到限制，并且主机装置对元数据的可见性也可能会受到限制。
31.在一些实施例中，第二部分265可经组织为物理上邻近(或极为接近)第一部分260，使得可共享或有效地布置存储器装置200的支持第一部分260及第二部分265的某些组件(例如，行解码器140、列解码器145、读取/写入放大器155、感测放大器(samp))。在其它实
施例中，第二部分265可经组织为与第一部分260分开，使得第一部分260及第二部分265可彼此相对独立地操作，例如，第一及第二子集具有单独的功率域、单独的控制布线及/或数据路径。
32.寄存器275(还可称为模式寄存器)可经配置以指示启用还是停用存储器装置200的ecc功能(例如，裸片上ecc功能)。在一些实施例中，与存储器装置200耦合的主机装置可执行ecc功能，而不依赖于存储器装置200的裸片上ecc功能。在此类情况下，寄存器275可指示停用裸片上ecc功能(例如，由主机装置)，使得存储器装置200可修改特定操作性方面以将额外特征提供到主机装置。此外，寄存器275可经配置以存储一或多个位，其对应于主机装置在停用ecc功能时存取存储器阵列250的一组选项。在一些实施例中，存储器装置200可包含额外寄存器276(在图2中以虚线绘制)，其经配置以存储一或多个位，其对应于主机装置在停用ecc功能时存取存储器阵列250的所述一组选项。
33.当启用ecc功能时，ecc电路280执行存储器装置200的ecc功能。ecc电路280可与第二部分265耦合，并且使用存储于第二部分265中的ecc数据针对存储于第一部分260中的用户数据执行ecc功能。在一些实施例中，ecc电路280可经配置以检测用户数据中的两个或更多个错误及/或校正用户数据中的一或多个错误。举例来说，ecc电路280可检测用户数据中的两个错误位及校正用户数据中的一个错误位。在一些实施例中，ecc电路280可经配置以指示用户数据包含大于其检测及校正能力的错误量。
34.外围电路270可经配置以控制与主机装置通信且存取存储器阵列250的总体方面。举例来说，外围电路270可从主机装置接收输入，所述输入涉及主机装置在停用ecc功能时可如何继续存取存储器阵列250。外围电路270可基于从主机装置接收的输入而从可用于主机装置的一组选项中选择选项。随后，外围电路270可基于所选择选项更新寄存器275(或第二寄存器276)中的一或多个位，并且根据所选择选项执行来自主机装置的存取命令，如参考图3更详细地描述。在一些实施例中，外围电路270可在停用ecc功能时绕过ecc电路280。
35.此外，外围电路270可根据所选择选项与主机装置通信。在一些情况下，外围电路270可与主机装置通信，而无需对通信协议进行任何修改。举例来说，外围电路270可检索未由ecc功能校正的用户数据或存储用户数据，而不执行ecc功能，例如，存取第一部分260而不执行ecc功能。在其它情况下，外围电路270可根据所选择选项修改通信协议以建立适当环境与主机装置通信，例如，激活否则去激活的额外地址线(例如，端子)，启用数据信道(例如，总线、接口)中的额外数据引脚(例如，数据端子dq)，确定突发长度以传输或接收数据。因此，在一些实施例中，外围电路270可经配置以与主机装置通信达多于一个突发长度。
36.尽管已在前述示例性实施例中描述及说明具有存储器阵列的存储器装置，所述存储器阵列具有占据大于90％的其存储容量的第一部分及占据小于10％的其存储容量的第二部分，但是在其它实施例中，存储器装置可配备有具有不同存储容量分配的存储器阵列。举例来说，可提供具有小于90％的存储容量(例如，75％、66％，或甚至50％或更小)的第一部分。
37.图3是说明根据本发明技术的实施例用于用户定义的操作的各种选项的表格300。表格300可为寄存器275(或第二寄存器276)中的一或多个位的实例或包含所述寄存器中的一或多个位的方面，所述寄存器经配置以存储主机装置在停用存储器装置200的ecc功能时存取存储器阵列250的一组选项。外围电路270可根据来自主机装置的输入基于所选择选项
更新一或多个位。表格300在第一列(设置列)中说明寄存器275(或第二寄存器276)的三(3)个位以列出默认条件及五(5)个选项。因为三个位可表示八(8)个不同值(即，23个不同值)，所以可存在未参考表格300描述的至多两(2)个额外选项。尽管参考图3描述的实例包含三(3)个位以指示主机装置可用于存取存储器阵列250的一组选项，但是本发明的范围不限于此。在一些实施例中，寄存器275(或第二寄存器276)可包含不同量的位，以表示选项的不同集合，例如，一(1)个位、两(2)个位、四(4)个位、五(5)个位。
38.表格300进一步说明在第二列(ecc状态列)中的ecc状态及在第三列(ecc存取列)中的用于存取存储器阵列的选项。ecc状态指示启用(例如，对应于存储于寄存器275或第二寄存器276中的逻辑状态“000”的默认条件)还是停用(例如，存储于寄存器275或第二寄存器276中的逻辑状态“001”、“010”、“011”、“100”或“101”中的一个)存储器装置200的ecc功能。ecc存取提供主机装置存取存储器阵列250的选项的简要描述。
39.存储于寄存器275(或第二寄存器276)中的逻辑状态“000”可对应于存储器装置200支持来自主机装置的存取命令的默认条件。在默认条件下，主机装置可在启用裸片上ecc功能的情况下存取存储器阵列250，例如，从第一部分260检索已由第二部分265中的ecc数据检查的用户数据，将用户数据存储在第一部分260处及将相关联ecc数据(由裸片上ecc算法生成)存储在第二部分265处。在默认条件下操作的存储器装置200可被视为提供完整的质量规范。
40.存储于寄存器275(或第二寄存器276)中的逻辑状态“001”可对应于存储器装置200支持来自主机装置的存取命令的第一选项。在第一选项下，主机装置可通过存取第一部分260，而不使ecc电路280执行裸片上ecc功能(例如，绕过或去激活ecc电路280)来存取存储器阵列250。因此，存储器装置200(例如，外围电路270)可从第一部分260检索未由ecc功能校正的用户数据或将用户数据存储在第一部分260处，而不执行ecc功能，例如，当存储于寄存器275(或第二寄存器276)中的逻辑状态对应于“001”时，外围电路270忽略第二部分265。在一些情况下，当与默认条件相比时，此选项可被视为提供修改后的质量规范(其可称为在降低的质量规范下操作)。
41.存储于寄存器275(或第二寄存器276)中的逻辑状态“010”可对应于存储器装置200支持来自主机装置的存取命令的第二选项。在第二选项下，主机装置可通过存取存储器阵列250的第一部分260及第二部分265两者而存取存储器阵列250。如参考图1及2所描述，对应于存储器阵列250的所述一组存储器地址中的每个存储器地址可识别第一部分260及第二部分265两者，使得每个存储器地址可在默认条件下(例如，当启用ecc功能时)识别来自第一部分260的用户数据及来自第二部分265的相关联ecc数据。因此，在默认条件下，第二部分265可能未通过其自身的一组存储器地址指定。然而，在一些实施例中，存储器装置200可包含一或多个地址线，其与对应于存储器阵列250的所述一组存储器地址的一定量的地址线分离。
42.当存储于寄存器275(或第二寄存器276)中的逻辑状态对应于“010”(即，在第二选项下)时，一或多个地址线可用于识别第二部分265，例如，第二部分265可通过其自身的一组存储器地址指定，所述第二部分可独立于存储器阵列250的第一部分260。因此，可将与存取命令相关联的存储器地址修改为包含第一区段及第二区段，其中存储器地址的第一区段对应于识别第二部分266的一或多个地址线，并且存储器地址的第二区段可保持与默认条
件相同，例如，存储器地址的第二区段对应于与存储器阵列250相对应的所述一组存储器地址的一定量的地址线。以此方式，与存取命令相关联的存储器地址可经配置以单独地识别独立于存储器阵列250的第一部分260的第二部分265。在第二选项下，存储器装置200(例如，外围电路270)可经配置以对存储器地址的第一区段进行解码(除了对存储器地址的第二区段进行解码之外)，以识别存储器阵列250的第二部分265，使得主机装置可存取存储器阵列250的第一部分260及第二部分265两者。
43.存储于寄存器275(或第二寄存器276)中的逻辑状态“011”可对应于存储器装置200支持来自主机装置的存取命令的第三选项。在第三选项下，主机装置可通过代替存取存储器阵列250的第一部分260而存取第二部分265来存取存储器阵列250。换句话说，存储于寄存器275(或第二寄存器276)中的逻辑状态“011”可充当外围电路270的标志(或指示符)，以基于与存储器阵列250的存取命令相关联的存储器地址而存取第二部分265，而不是第一部分260。如本文所描述，当在默认条件下操作时，存储器阵列250的存储器地址可经配置以识别用户数据的第一部分260及与用户数据相关联的ecc数据的第二部分265。因此，当存储于寄存器275(或第二寄存器276)中的逻辑状态对应于“011”时，存储器装置200(例如，外围电路270)可经配置以基于存取命令的存储器地址存取存储器阵列250的第二部分265，而不是存取第一部分260。
44.存储于寄存器275(或第二寄存器276)中的逻辑状态“100”可对应于存储器装置200支持来自主机装置的存取命令的第四选项。在第四选项下，主机装置可通过经由第一组数据引脚(例如，数据端子dq)存取存储器阵列250的第二部分265来存取存储器阵列250，所述第一组数据引脚与对应于用于存储器阵列250的第一部分260的用户数据的第二组数据引脚分离。如本文参考图1及2所描述，存储器阵列250可经配置以经由第二组数据引脚传送数据(例如，用于存储器阵列250的第一部分260的用户数据)。然而，在一些实施例中，存储器装置200可包含第一组数据引脚，所述第一组数据引脚与对应于用于存储器阵列250的第一部分260的用户数据的第二组数据引脚分离。当逻辑状态“100”存储于寄存器275(或第二寄存器276)中时，存储器装置200(例如，外围电路270)可经配置以启用除了(或代替)第二组数据引脚的第一组数据引脚，使得存储器装置200可传送用于第二部分265的额外数据(例如，额外用户数据、元数据)，例如，经由第一组数据引脚从第二部分265传输额外数据，经由第一组数据引脚接收额外数据以存储在第二部分265处。
45.储存于寄存器275(或第二寄存器276)中的逻辑状态“101”可对应于存储器装置200支持来自主机装置的存取命令的第五选项。在第五选项下，主机装置可通过通信达某一突发长度来存取存储器阵列250，所述突发长度可对应于第一部分260的用户数据及第二部分265的额外数据。当逻辑状态“101”存储于寄存器275(或第二寄存器276)中时，存储器装置200(例如，外围电路270)可存取存储器阵列250的第一部分260及第二部分265两者并且确定用于与主机装置通信的突发长度。新确定的突发长度(例如，bl18)可比在默认条件下使用的突发长度(例如，bl16)大对应于第二部分265的额外数据的突发长度(例如，bl2)。
46.图4是具有根据本发明技术的实施例配置的存储器装置400的系统401的框图。存储器装置400可为参考图1及2描述的存储器装置100或200的实例或包含所述存储器装置的方面。如图所示，存储器装置400包含主存储器402(例如，dram、nand闪存、nor闪存、feram、pcm等)和可操作地耦合到主机装置408(例如，上游中央处理器(cpu))的控制电路系统406。
主存储器402可为参考图1及2描述的存储器阵列150或250的实例或包含所述存储器阵列的方面。此外，控制电路系统406可为参考图2描述的外围电路270的实例或包含所述外围电路的方面。主存储器402包含多个存储器单元420，其各自包含多个存储器单元。存储器单元420可为个别存储器裸片、单个存储器裸片中的存储器平面、与硅穿孔(tsv)竖直地连接的存储器裸片的堆叠等。举例来说，在一个实施例中，存储器单元420中的每一个可由半导体裸片形成且与其它存储器单元裸片布置在单个装置封装中。在其它实施例中，多个存储器单元420可共同地处于单个裸片上及/或跨多个装置封装分布。在一些实施例中，存储器单元420还可细分成存储器区域428(例如，存储体、列、信道、块、页等)。
47.存储器单元可包含例如经配置以持续地或半持续地存储数据的浮动栅极、电荷捕获、相位改变、电容式、铁电、磁阻式及/或其它合适的存储元件。主存储器402及/或个别存储器单元420还可包含其它电路组件，例如复用器、解码器、缓冲器、读取/写入驱动器、地址寄存器、数据输出/数据输入寄存器等，其用于访问及/或编程(例如，写入)存储器单元及其它功能性，例如用于处理信息及/或与控制电路系统406或主机装置408通信。尽管出于说明的目的在所说明的实施例中展示某一数目的存储器单元、行、列、区域及存储器单元，但存储器单元、行、列、区域及存储器单元的数目可变化，且在其它实施例中，相比于所说明的实例中所展示，在比例上可更大或更小。举例来说，在一些实施例中，存储器装置400可包含仅一个存储器单元420。或者，存储器装置400可包含两个、三个、四个、八个、十个或更多(例如，16个、32个、64个或更多)存储器单元420。尽管存储器单元420在图4中展示为各自包含四个存储器区域428，但在其它实施例中，每一存储器单元420可包含一个、两个、三个、八个或更多(例如，16个、32个、64个、100个、128个、256个或更多)存储器区域。
48.在一个实施例中，控制电路系统406可与主存储器402(例如，包含命令/地址/时钟输入电路系统、解码器、电压及定时产生器、输入/输出电路系统等)设置在同一裸片上。在另一实施例中，控制电路系统406可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(fpga)、专用集成电路(asic)、存储器裸片上的控制电路系统等)或其它合适的处理器。在一个实施例中，控制电路系统406可包含处理器，所述处理器经配置以执行存储在存储器中的指令以执行各种过程、逻辑流程及例程以用于控制存储器装置400的操作，所述操作包含管理主存储器402及处理存储器装置400与主机装置408之间的通信。在一些实施例中，控制电路系统406可包含嵌入式存储器，其具有用于存储例如行计数器、存储体计数器、存储器指针、所提取数据等的存储器寄存器。在本发明技术的另一实施例中，存储器装置400可不包含控制电路系统，且可实际上依靠外部控制(例如，由主机装置408或由与存储器装置400分离的处理器或控制器提供)。
49.主机装置408可为能够使用用于临时地或永久地存储信息的存储器的多个电子装置中的任一者，或其组件。举例来说，主机装置408可为计算装置，例如台式或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字读取器、数字媒体播放器)，或其某一组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置408可为联网装置(例如，交换机、路由器等)或数字图像、音频及/或视频的记录仪、交通工具、电器设备、玩具，或多个其它产品中的任一个。在一个实施例中，主机装置408可直接连接到存储器装置400，但是在其它实施例中，主机装置408可间接连接到存储器装置(例如，通过网络连接或通过中间装置)。
50.在操作中，控制电路系统406可直接写入或以其它方式编程(例如，擦除)主存储器402的各种存储器区域。控制电路系统406通过主机装置总线或接口410与主机装置408通信。在一些实施例中，主机装置总线或接口410可经配置以携载具有可变突发长度的数据突发。举例来说，主机装置总线或接口410可基于启用(例如，bl16)还是停用(例如，bl18、bl20、bl22、bl24)存储器装置400的ecc功能而携载具有第一突发长度(例如，bl16)或第二突发长度(例如，bl18、bl20、bl22、bl24)的数据突发。在一些实施例中，主机装置408及控制电路系统406可通过专用存储器总线(例如，dram总线)通信。在其它实施例中，主机装置408及控制电路系统406可通过串行接口通信，所述串行接口例如串行附接的scsi(sas)、串行at附件(sata)接口、外围组件互连高速(pcie)或其它合适的接口(例如，并行接口)。主机装置408可将各种请求(呈例如包或包流的形式)发送到控制电路系统406。请求可包含用于读取、写入、擦除、传回信息，及/或执行特定操作(例如，刷新操作、trim操作、预充电操作、激活操作、耗损均衡操作、垃圾收集操作等)的命令。
51.在一些实施例中，控制电路系统406可经配置以跟踪在多个存储器单元420中的主存储器402中(例如，控制电路系统406的嵌入式存储器中的寄存器或表格中)执行的操作(例如，读取操作、写入操作、擦除操作、激活操作等)以促进按需要基础执行刷新操作。就此而言，控制电路系统406可经配置以比较由不同存储器单元420经历的操作的数目或速率，并且基于由存储器单元420经历的操作的数目或速率之间的比较而对存储器单元420执行或调度刷新操作。或者，控制电路系统406可经配置以基于每一存储器单元420与一或多个预定阈值(例如，操作的阈值数目、操作的阈值速率等)的比较而对存储器单元420执行或调度刷新操作。因此，作为超过阈值数目或速率的操作的目标的存储器单元420可比另一单元420更频繁地刷新，原因是不同单元420可经受乱序刷新操作的自由。
52.在一些实施例中，存储器系统401可包含主机装置408、存储器装置400，所述存储器装置400包含对应于一组存储器地址的存储器阵列(例如，主存储器402)，其中所述一组存储器地址中的每个存储器地址与以下项相关联：存储器阵列的第一部分，其经配置以存储用户数据；及存储器阵列的第二部分，其经配置以在启用存储器装置400的ecc功能时存储与第一部分的用户数据相关联的ecc数据。存储器装置400进一步包含寄存器，所述寄存器经配置以存储一或多个位，其对应于主机装置在停用ecc功能时存取存储器阵列的一组选项。
53.在一些实施例中，主机装置408可经配置以传输输入，所述输入涉及存取存储器阵列的所述一组选项。此外，存储器装置400可经配置以基于来自主机装置408的输入从所述一组选项中选择选项，基于所选择选项更新寄存器中的一或多个位，及根据所选择选项与主机装置408通信。在一些实施例中，主机装置408可经配置以执行不同于存储器装置400的ecc功能的单独ecc功能。在一些情况下，主机装置408可经配置以生成包含第一区段及第二区段的存储器地址，其中存储器地址的第一区段对应于一或多个地址线，所述地址线与对应于所述一组存储器地址的第二区段的一定量的地址线分离。
54.在一些实施例中，主机装置408可经配置以激活与存储器装置400的第一组数据引脚相关联的一或多个信道，其中第一组数据引脚对应于第二部分的额外数据并且与对应于用于存储器阵列的第一部分的用户数据的第二组数据引脚分离。在一些实施例中，主机装置408可经配置以与存储器装置400通信达某一突发长度，所述突发长度对应于第一部分的
用户数据及第二部分的额外数据。
55.图5是说明根据本发明技术的实施例的操作存储器装置的方法的流程图500。流程图500可为存储器装置200(或存储器装置200的外围电路270)可如参考图2所描述执行的方法的实例或包含所述方法的方面。此存储器装置可包含对应于一组存储器地址的存储器阵列(例如，存储器装置200的存储器阵列250)，其中所述一组存储器地址中的每个存储器地址与以下项相关联：存储器阵列的第一部分(例如，第一部分260)，其经配置以存储用户数据；及存储器阵列的第二部分(例如，第二部分265)，其经配置以在启用存储器装置的ecc功能时存储与第一部分的用户数据相关联的ecc数据。此外，存储器装置可包含寄存器(例如，存储器装置200的寄存器275或第二寄存器276)，所述寄存器经配置以存储一或多个位，其对应于主机装置在停用ecc功能时存取存储器阵列的一组选项。
56.所述方法包含在存储器装置处接收信令，所述信令指示从主机装置在停用存储器装置的ecc功能时存取存储器装置的存储器阵列的一组选项中选择的选项，存储器阵列对应于一组存储器地址，每个存储器地址与以下项相关联：存储器阵列的第一部分，其经配置以存储用户数据；及存储器阵列的第二部分，其经配置以在启用存储器装置的ecc功能时存储与第一部分的用户数据相关联的ecc数据(方框510)。根据本发明技术的一个方面，方框510的接收特征可由命令/地址输入电路105、外围电路(例如，图2的外围电路270)，或控制电路系统(例如，图4的控制电路系统406)执行。
57.所述方法进一步包含将与从所述一组选项中选择的选项相对应的一或多个位存储在存储器装置的寄存器中(方框520)。根据本发明技术的一个方面，方框520的存储特征可由外围电路(例如，图2的外围电路270)或控制电路系统(例如，图4的控制电路系统406)结合寄存器(例如，图2的寄存器275)执行。
58.所述方法进一步包含在存储器装置处接收与所述一组存储器地址中的存储器地址相关联的存取命令(方框530)。根据本发明技术的一个方面，方框530的接收特征可由命令/地址输入电路105、外围电路(例如，图2的外围电路270)，或控制电路系统(例如，图4的控制电路系统406)执行。
59.所述方法进一步包含响应于存取命令及基于由存储于寄存器中的一或多个位指示的所选择选项来存取存储器阵列的第一部分、存储器阵列的第二部分，或两者(方框540)。根据本发明技术的一个方面，方框540的存取特征可由外围电路(例如，图2的外围电路270)或控制电路系统(例如，图4的控制电路系统406)结合地址解码器、行解码器、列解码器及读取/写入放大器(例如，图1的地址解码器110、行解码器140、列解码器145及读取/写入放大器155)执行。
60.所述方法进一步包含根据所选择选项与主机装置通信(方框550)。根据本发明技术的一个方面，方框550的通信特征可由外围电路(例如，图2的外围电路270)或控制电路系统(例如，图4的控制电路系统406)结合输入/输出电路(例如，图1的输入/输出电路160)执行。
61.所述方法可进一步包含对与存取命令相关联的存储器地址的第一区段进行解码，以识别存储器阵列的第二部分。在一些实施例中，第一区段对应于一或多个地址线，所述地址线与对应于多个存储器地址的一定量的地址线分离。根据本发明技术的一个方面，解码特征可由外围电路(例如，图2的外围电路270)或控制电路系统(例如，图4的控制电路系统
406)结合地址解码器、行解码器及列解码器(例如，图1的地址解码器110、行解码器140及列解码器145)执行。
62.在一些实施例中，存取存储器阵列的第一部分包含检索未由ecc功能校正的用户数据或存储用户数据，而不执行ecc功能。在一些实施例中，存取存储器阵列的第二部分可基于与存取命令相关联的存储器地址。根据本发明技术的一个方面，存取特征可由外围电路(例如，图2的外围电路270)或控制电路系统(例如，图4的控制电路系统406)结合地址解码器、行解码器、列解码器及读取/写入放大器(例如，图1的地址解码器110、行解码器140、列解码器145及读取/写入放大器155)执行。
63.所述方法可进一步包含启用与用于存储器阵列的第二部分的额外数据相对应的第一组数据引脚。根据本发明技术的一个方面，启用特征可由外围电路(例如，图2的外围电路270)或控制电路系统(例如，图4的控制电路系统406)结合输入/输出电路(例如，图1的输入/输出电路160)执行。
64.所述方法可进一步包含确定用于与主机装置通信的突发长度，其中突发长度对应于第一部分的用户数据及第二部分的额外数据。根据本发明技术的一个方面，启用特征可由外围电路(例如，图2的外围电路270)或控制电路系统(例如，图4的控制电路系统406)执行。
65.应注意，上文所描述的方法描述可能的实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的实施例。
66.可使用多种不同技术及技艺中的任一个来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号及芯片。一些图式可将信令说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号的总线，其中总线可具有各种位宽度。
67.本文中所论述的包含存储器装置的装置可形成在半导体衬底或裸片，例如硅、锗、硅锗合金、砷化镓、氮化镓等上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
68.本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。其它实例及实施方案在本公开及所附权利要求书的范围内。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。
69.如本文中所使用，包含在权利要求书中，如在项列表(例如，后加例如“中的至少一个”或“中的一或多个”的短语的项列表)中所使用的“或”指示包含端点的列表，使得例如a、b或c中的至少一个的列表意指a或b或c或ab或ac或bc或abc(即，a及b及c)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件a”的示范性步骤可基于条件a及条件b两者。换句话说，如本文所用，短语“基于”应同样地解释为短语“至少部分地基于”。
70.从上文中将了解，本文中已经出于说明的目的描述了本发明的具体实施例，但是可在不偏离本发明的范围的情况下进行各种修改。相反，在以上描述中，论述了众多具体细节以提供对本发明技术的实施例的透彻及启发性描述。然而，相关领域的技术人员将认识到，可在并无具体细节中的一或多个的情况下实践本公开。在其它情况下，未展示或未详细地描述通常与存储器系统及装置相关联的众所周知的结构或操作，以避免混淆技术的其它方面。一般来说，应理解，除了本文中所公开的那些具体实施例之外的各种其它装置、系统及方法可在本发明技术的范围内。