用于缓解前端分支重引导的分支预取机制的制作方法

技术特征：
1.一种装置，包括：预解码电路，用于对缓存中的条目进行预解码以生成预解码的分支操作，所述条目与冷分支操作相关联，其中所述冷分支操作对应于在存储在指令缓存中之后第一次检测到的操作，并且其中所述冷分支操作由于其被存储在缓存行中的如下位置而保持未解码：该位置在所述缓存行中的分支操作的后续位置之前；以及分支预取缓冲器(bpb)，用于响应于所述冷分支操作在指令缓存中的缓存行填充操作而存储所述预解码的分支操作。2.如权利要求1所述的装置，其中所述预解码电路从紧挨在入口地址的第一字节之前的字节开始对所述缓存的一个或多个条目进行预解码。3.如权利要求2所述的装置，其中所述预解码电路在两个阶段中对所述缓存的一个或多个条目进行预解码。4.如权利要求3所述的装置，其中所述两个阶段包括：第一阶段，用于计算与所述冷分支操作相对应的指令的长度；以及第二阶段，用于从紧挨在所述入口地址的第一字节之前的字节开始按相反顺序标记与所述冷分支操作相对应的所述指令的第一字节。5.如权利要求1所述的装置，其中所述bpb耦合到分支目标缓冲器(btb)，其中所述btb存储与被采取的一个或多个分支及其目标地址相对应的信息。6.如权利要求5所述的装置，其中在指向所述btb的请求发生未命中时，所述请求将被所述bpb来服务。7.如权利要求5所述的装置，其中在指向所述btb的请求命中时，相应的bpb条目将被存储在所述btb中。8.如权利要求1所述的装置，其中所述bpb和分支目标缓冲器(btb)响应于查找请求而被并行查找。9.如权利要求1所述的装置，其中所述缓存包括中间级缓存(mlc)或第2级(l2)缓存。10.如权利要求1所述的装置，其中所述预解码的分支操作将被存储在所述指令缓存中。11.如权利要求1所述的装置，其中所述缓存行被存储在所述缓存中。12.如权利要求1所述的装置，其中所述bpb用于存储192个条目。13.如权利要求1所述的装置，其中所述bpb响应于所述指令缓存中的缓存行填充操作而分配最多三个冷分支。14.如权利要求1所述的装置，其中具有一个或多个处理器核心的处理器包括以下各项中的一个或多个：所述预解码电路，所述bpb，以及分支目标缓冲器(btb)。15.如权利要求14所述的装置，其中所述处理器包括具有一个或多个图形处理核心的图形处理单元(gpu)。16.一种系统，包括：存储器，用于存储一个或多个指令；具有一个或多个核心的处理器，用于执行所述一个或多个指令；预解码电路，用于对缓存中的条目进行预解码以生成预解码的分支操作，所述条目与冷分支操作相关联，其中所述冷分支操作对应于在存储在指令缓存中之后第一次检测到的操作，并且其中所述冷分支操作由于其被存储在缓存行中的如下位置而保持未解码：该位
置在该缓存行中的分支操作的后续位置之前；以及分支预取缓冲器(bpb)，用于响应于所述冷分支操作在指令缓存中的缓存行填充操作而存储所述预解码的分支操作。17.如权利要求16所述的系统，其中所述预解码电路从紧挨在入口地址的第一字节之前的字节开始对所述缓存的一个或多个条目进行预解码。18.如权利要求17所述的系统，其中所述预解码电路在两个阶段中对所述缓存的一个或多个条目进行预解码。19.如权利要求18所述的系统，其中所述两个阶段包括：第一阶段，用于计算与所述冷分支操作相对应的指令的长度；以及第二阶段，用于从紧挨在所述入口地址的第一字节之前的字节开始按相反顺序标记字节。20.如权利要求16所述的系统，其中所述bpb耦合到分支目标缓冲器(btb)，其中所述btb存储与被采取的一个或多个分支及其目标地址相对应的信息。

技术总结
本公开涉及用于缓解前端分支重引导的分支预取机制。描述了与用于缓解前端分支重引导的分支预取机制有关的方法和装置。在一实施例中，对缓存中的条目进行预解码以生成预解码的分支操作。该条目与冷分支操作相关联，其中该冷分支操作对应于在存储在指令缓存中之后第一次检测到的操作，并且其中该冷分支操作由于其被存储在缓存行中的如下位置而保持未解码：该位置在该缓存行中的分支操作的后续位置之前。响应于冷分支操作在指令缓存中的缓存行填充操作，在分支预取缓冲器(BPB)中存储预解码的分支操作。也公开并且要求保护了其他实施例。例。例。


技术研发人员：吉尔斯
受保护的技术使用者：英特尔公司
技术研发日：2021.08.17
技术公布日：2022/4/12