超高速绝缘隔离栅驱动电路的制作方法

1.本发明涉及一种用于电力电子系统的超高速绝缘隔离栅驱动电路，属于集成电路技术领域。


背景技术：

2.在智能电网、移动通信以及新能源汽车等新兴产业的牵引下，电力电子应用系统要求进一步提高系统的效率、小型化和增加功能，特别要求电路应用在尺寸、质量、功率和效率之间的权衡，比如服务器电源管理、电池充电器和太阳能电场的微逆变器。上述应用要求电力电子系统在设计效率》95％的同时，还具有高的功率密度(》500w/in3，即30.5w/cm3)、高比功率(10kw/磅,22kw/kg)和高总负载点(》1000w)。随着超结mosfet和绝缘栅双极晶体管(igbt)的出现和应用普及，特别是以sic和gan为代表的宽禁带功率半导体器件的兴起，新一代电力电子应用系统对功率半导体器件驱动技术要求日益提高，这其中最核心的因素就是对功率半导体器件功能进行控制的高压栅驱动芯片。新一代电力电子整机系统对高压栅驱动芯片的驱动速度、智能化提出了更高的需求，从而进一步提高整机可靠性，并降低整机系统设计复杂度。
3.在诸多栅驱动芯片中，半桥栅驱动芯片是一种最常用的芯片架构，典型单片集成半桥栅驱动芯片由高侧和低侧驱动电路构成，其内部通常包括：输入接收电路、死区时间保护电路、高压电平移位电路、低侧延时同步、高侧输出驱动电路和低侧输出驱动电路等模块。高压电平移位电路用于将低压输入hi信号传输给高侧输出驱动电路，实现高低侧驱动电路之间的高低压隔离。在典型bcd工艺中，高压电平移位电路必须使用耐高压的ldmos来实现信号传输，而高压ldmos存在很大的寄生电容，会严重限制高压电平移位电路的信号处理速度，采用该技术的650v/1200v驱动电路的速度通常被限制在500khz以下，无法满足以gan和sic为代表的宽禁带功率器件超过mhz的处理速度要求。因此，为实现mhz的处理速度，需要采用绝缘隔离信号传输技术。限制现有栅驱动芯片速度的另外一个因素是芯片内部电路的信号幅度，特别是高侧输出驱动电路和低侧输出驱动电路，该电路包含大尺寸驱动mosfet管，存在较大的栅寄生电容cg，为实现输出驱动电路的信号翻转，需要提供vg＝20v摆幅的逻辑控制电平，同时需要消耗非常大的动态功耗。若能将信号摆幅降低m倍，则对于相同的栅寄生电容cg，逻辑控制信号的上升和下降时间可以大幅度减小，速度提升m倍，动态功耗减小m2倍。


技术实现要素：

4.针对宽禁带功率器件的栅驱动应用需求，本发明提供了一种用于高速功率器件栅驱动所需要的绝缘隔离栅驱动电路，满足以gan和sic为代表的宽禁带功率器件超过mhz的处理速度要求。
5.按照本发明提供的技术方案，所述超高速绝缘隔离栅驱动电路包括：输入接收电路、载波信号产生电路、调制发送电路、4个高压电容组成的隔离电路、接收解调电路、高速
输出驱动电路；所述隔离电路包括正端发送电容ctp、负端发送电容ctn、正端接收电容crp和负端接收电容crn；输入接收电路和载波信号产生电路的输出端均连接调制发送电路的输入端；调制发送电路输出一组差分发送数据txp和txn，其中txp连接到正端发送电容ctp的左端，正端发送电容ctp的右端连接正端接收电容crp的左端，txn连接到负端发送电容ctn的左端，负端发送电容ctn的右端连接到负端接收电容crn的左端；正端接收电容crp和负端接收电容crn的右端连接接收解调电路的输入端，接收解调电路的输出端连接高速输出驱动电路；
6.低压数字输入信号di首先进入输入接收电路，进行信号电平判别和逻辑电平高压转换，得到数字输入信号din；调制发送电路根据数字输入信号din和载波信号产生电路输出的载波信号osc，调制得到差分发送数据txp和txn；差分发送数据txp和txn分别经过隔离电路，在正端接收电容crp和负端接收电容crn的右端出来的是差分接收数据rxp和rxn；差分接收数据rxp和rxn进入接收解调电路，经处理得到输入脉冲信号vin，输入脉冲信号vin最后进入高速输出驱动电路，产生具有大驱动电流的输出驱动信号vo；
7.所述接收解调电路和高速输出驱动电路组成接收端电路，接收端电路的接地端都使用地电压vss，接收解调电路使用低压电源vccl，高速输出驱动电路同时使用低压电源vccl和电源vcc，vccl的电压小于vcc；所述输入接收电路、载波信号产生电路和调制发送电路组成发送端电路，发送端电路的接地端都使用低压地gnd，电源都使用发送端电源vdd；所述正端发送电容ctp、负端发送电容ctn、正端接收电容crp和负端接收电容crn大小相等，均为高耐压隔离电容。
8.进一步的，所述调制发送电路包括：第一数字乘法器、第二数字乘法器、反相器inv301、反相器inv302、反相器inv303、反相器inv303和反相器inv305；所述第一数字乘法器的第一输入端连接osc信号，第二输入端连接控制信号set，第三输入端连接数字输入信号din，输出端连接反相器inv304的输入端；所述第二数字乘法器的第一输入端连接反相器inv301的输出，第二输入端连接控制信号set，第三输入端连接数字输入信号din，输出端连接反相器inv302的输入端；反相器inv301的输入端为载波信号osc，反相器inv304的输出端连接反相器inv305的输入端，反相器inv302的输出端连接反相器inv303的输入端，反相器inv305和反相器inv303的输出分别为差分发送数据txp和txn。
9.进一步的，所述接收解调电路包括依次连接的输入放大电路、ook解调电路和输出整形电路；所述输入放大电路首先接收到发送端电路通过隔离电路耦合进来的差分信号，即正端接收信号rxp和负端接收信号rxn，经放大处理得到正端输入信号rop和负端输入信号ron；正端输入信号rop和负端输入信号ron分别连接ook解调电路的正输入端和负输入端，得到差分输出信号vop和von；输出整形电路根据vop和von的大小，经处理得到最终的输入脉冲信号vin。
10.进一步的，所述输入放大电路包括：正端共模电阻r63、负端接地电阻r64和全差分单级放大电路；所述全差分单级放大电路，其左侧包括：通过漏极串联的pmos管m61和nmos管m63，pmos管m61源极连接低压电源vccl，pmos管m61的栅极和源极之间连接电容c61，pmos管m61栅极和漏极之间连接偏置电阻r61；nmos管m63漏极连接pmos管m61漏极，并输出负端输入信号ron；所述全差分单级放大电路右侧包括：通过漏极串联的pmos管m62和nmos管m64，pmos管m62源极连接低压电源vccl，pmos管m62的栅极和源极之间连接电容c62，pmos管
m62的栅极和漏极之间连接偏置电阻r62；所述nmos管m64的漏极连接pmos管m62的漏极，并输出正端输入信号rop；nmos管m63源极和nmos管m64源极并联，并连接nmos管m65漏极；nmos管m65栅极连接偏置电压vb61，提供放大器正常工作所需的偏置电流，nmos管m65源极接地电压vss；
11.正端共模电阻r63上端连接正端接收信号rxp和全差分单级放大电路600的正输入端，即nmos管m63栅极，正端共模电阻r63下端连接负端接地电阻r64的上端和共模信号控制端vcm；负端接地电阻r64的下端连接负端接收信号rxn和全差分单级放大电路的负输入端，即nmos管m64栅极。
12.进一步的，所述ook解调电路包括前级放大电路和后级差动差分放大电路；所述前级放大电路的左侧包括：通过漏极串联的pmos管m71和nmos管m73，pmos管m71栅极和源极之间连接电容c71，pmos管m71栅极还连接到偏置电阻r71的上端，pmos管m71漏极还连接偏置电阻r72下端；偏置电阻r71下端和偏置电阻r72上端相连，还连接后级差动差分放大电路第一信号输入端；nmos管m73漏极连接pmos管m71漏极，还连接后级差动差分放大电路第三信号输入端；nmos管m73的栅极为前级放大电路的正输入端，连接正端输入信号rop；所述前级放大电路700的右侧包括：通过漏极串联的pmos管m72和nmos管m74，pmos管m72栅极和源极之间连接电容c72，pmos管m72栅极还连接到偏置电阻r73的上端，pmos管m72漏极还连接到偏置电阻r74下端；偏置电阻r73下端和偏置电阻r74上端相连，还连接后级差动差分放大电路第二信号输入端；nmos管m74漏极连接pmos管m72漏极，还连接到后级差动差分放大电路第四信号输入端；nmos管m74栅极为前级放大电路的负输入端，连接负端输入信号ron；nmos管m73和nmos管m74源极并联，并连接到nmos管m75漏极；对地nmos管m75栅极连接偏置电压vb73，提供放大器正常工作所需的偏置电流；
13.所述后级差动差分放大电路包括：pmos管m78、pmos管m79、pmos管m712、pmos管m713、nmos管m710、nmos管m711、nmos管m714、nmos管m715和电阻r75；后级差动差分放大电路的第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端分别是pmos管m78栅极、pmos管m79栅极、pmos管m712栅极、pmos管m713栅极，pmos管m78漏极、pmos管m79漏极和nmos管m710漏极相连，并作为后级差动差分放大电路的正输出端，输出信号vop；pmos管m712漏极和pmos管m713漏极相连，并连接电阻r75的上端；电阻r75的下端连接nmos管m714漏极，并作为后级差动差分放大电路的负输出端，输出信号von；nmos管m710和nmos管m711构成共源共栅电流源结构，nmos管m714和nmos管m715构成共源共栅电流源结构，nmos管m710栅极和nmos管m714栅极接相同的偏置电压vb71，nmos管m711栅极和nmos管m715栅极接相同的偏置电压vb72；
14.pmos管m71源极、pmos管m72源极、pmos管m78源极、pmos管m79源极、pmos管m712源极、pmos管m713源极连接低压电源vccl，nmos管m75源极、nmos管m711源极、nmos管m715源极接地电压vss；
15.所述前级放大电路的正输入端即ook解调电路的正输入端，前级放大电路的负入端即ook解调电路的负输入端；所述后级差动差分放大电路的正输出端即ook解调电路的正输出端，后级差动差分放大电路的负输出端即ook解调电路的负输出端。
16.进一步的，所述高速输出驱动电路包括：p端反相器链、n端反相器链、p端驱动pmos管m91、n端驱动nmos管m92、电平移位电路、p端浮动ldo电路、n端ldo电路和延迟补偿电路；
所述p端反相器链和n端反相器链均由k个尺寸逐级放大的反相器级联构成，k为正整数；
17.输入脉冲信号vin同时进入电平移位电路和延迟补偿电路，分别得到p端输入信号vinp和n端输入信号vinn；p端输入信号vinp和n端输入信号vinn分别连接到p端反相器链和n端反相器链的输入端，分别得到p端驱动pmos管m91的栅端控制信号vgp_n和n端驱动nmos管m92的栅端控制信号vgn_n，分别用于控制p端驱动pmos管m91和n端驱动nmos管m92的导通和关断；所述p端驱动pmos管m91的源端连接到电源vcc，n端驱动nmos管m92的源端接地电压vss，p端驱动pmos管m91的漏端和n端驱动nmos管m92的漏端相连，并作为整体电路的输出端输出信号vo；所述p端反相器链内部所有反相器的电源电压均连接到电源vcc，所有反相器的地电位均连接到浮动电压vfloat；所述n端反相器链内部所有反相器的电源电压均连接到低压电源vccl，所有反相器的地电位均连接到地电压vss；
18.所述电平移位电路同时使用低压电源vccl、电源vcc、地电压vss和浮动电压vfloat；所述延迟补偿电路仅使用低压电源vccl和地电压vss；所述浮动电压vfloat由p端浮动ldo电路对电源vcc降压得到，其电压值vfloat＝vcc-vccl；所述低压电源vccl为较电源vcc电压更低的电源。
19.进一步的，所述述p端反相器链和n端反相器链内部所有的pmos管及nmos管的源漏和栅源耐压大小要求均为vccl；p端驱动pmos管m91和n端驱动nmos管m92的栅源耐压大小要求也为vccl，p端驱动pmos管m91和n端驱动nmos管m92的源漏耐压大小要求为vcc。
20.进一步的，所述电平移位电路包括：反相器inv111、反相器inv112、nmos管m111、nmos管m112、高压nmos管m113、高压nmos管m114、pmos管m115、pmos管m116、nmos管m117、电阻r111和二极管d111；
21.其中，反相器inv111的输入端连接到输入脉冲信号vin，反相器inv111的输出端vg2连接到反相器inv112的输入端和nmos管m112的栅端，反相器inv112的输出端vg1连接到nmos管m111的栅端，反相器inv111和反相器inv112的电源均连接到低压电源vccl，反相器inv111和反相器inv112的地均连接到地电压vss；nmos管m111的漏极连接到高压nmos管m113的源极，nmos管m112的漏极连接到高压nmos管m114的源极，nmos管m111和nmos管m112的源极均连接到地电压vss；高压nmos管m113和高压nmos管m114的栅端均连接到偏置电压vbn；高压nmos管m113的漏端连接到pmos管m115的漏端和栅端；高压nmos管m114的漏端连接到pmos管m116的漏端，还连接到nmos管m117的漏端和二极管d111的阴极，还作为电平移位电路的输出端vinp；nmos管m117的源端连接到电阻r111的下端；pmos管m115的源端、pmos管m116的源端、电阻r111的上端和二极管d111的阳极均连接到电源vcc；nmos管m117栅端连接浮动电压vfloat；高压nmos管m113和高压nmos管m114为源漏耐压不低于电源vcc的mos管；电路工作时，高压nmos管m113和高压nmos管m114始终处于饱和导通状态，起到承受电源vcc耐压的作用，保证nmos管m111和nmos管m112漏端电压始终低于低压电源vccl。
22.进一步的，所述p端浮动ldo电路包括：nmos管m121、nmos管m122、高压nmos管m123、高压nmos管m124、pmos管m125、pmos管m126、pmos管m127、高压nmos管m128、高压pmos管m129、电阻r121、电阻r122、电阻r123、电阻r124、电阻r125、电阻r126、电阻r127、电阻r128、电容c121、电容c122、电容c123、电容c124和二极管d121；
23.nmos管m121的漏端与栅端相连，还连接到高压nmos管m123的源端、nmos管m122的栅端和电阻r124的左端；nmos管m122的漏极连接到高压nmos管m124的源极、高压nmos管
m128的栅端、电阻r123的上端和电容c122的右端；高压nmos管m123和高压nmos管m124的栅端均连接到偏置电压vb，还连接到电阻r122的下端和电阻r121的上端；高压nmos管m123的漏端连接到pmos管m125的漏端，高压nmos管m124的漏端连接到pmos管m126的漏端和电阻r125的左端；pmos管m125的源端和pmos管m126的源端相连，还连接到电阻r128的下端；高压nmos管m128的漏端连接到pmos管m127的漏端、电容c121的右端和高压pmos管m129的栅端，还作为偏置信号vbn的输出端；pmos管m127的栅端连接到电阻r122的上端和二极管d121的阴极；高压pmos管m129的源端连接到电阻r126的下端和电容c124的下端，还作为浮动电压vfloat的输出端；电阻r126的上端连接到电阻r127的下端，还作为反馈电压vfb连接到pmos管m125的栅端；pmos管m126的栅端连接到外部参考电压vref；电容c121的左端与电阻r125的右端相连，电容c122的左端与电阻r124的右端相连，电容c123的上端与电阻r123的下端相连；二极管d121的阳极、电阻r128的上端、pmos管m127的源端、电阻r127的上端和电容c124的上端均连接到电源vcc；电阻r121的下端、nmos管m121的源端、nmos管m122的源端、电容c123的下端、高压nmos管m128的源端和高压pmos管m129的漏端均连接到地电压vss；所述高压nmos管m123、高压nmos管m124、高压nmos管m128和高压pmos管m129为源漏耐压不低于电源vcc的mos管；
24.其中，nmos管m121、nmos管m122、高压nmos管m123、高压nmos管m124、pmos管m125、pmos管m126、pmos管m127、高压nmos管m128和电阻r128构成一个两级误差放大器，电阻r123、电阻r124、电阻r125、电容c121、电容c122和电容c123为该两级运放的频率补偿器件；高压pmos管m129为本发明所述p端浮动ldo的调整管，电阻r126和电阻r127形成反馈电阻串，电容c124为输出滤波电容；电阻r121、电阻r122和二极管d121用于形成偏置电压。
25.进一步的，所述浮动电压vfloat由外部参考电压vref、电阻r126和电阻r127确定，并且电路正常工作时，满足如下关系式：
26.vfloat＝vref-(vcc-vref)*r126/r127
27.其中r126、r127表示电阻r126、电阻r127的阻值。
28.本发明的优点是：首先，本发明采用高压电容绝缘隔离技术，可实现高耐压的前提下，提高信号处理速度；其次，采用低信号摆幅的高速输出驱动技术，在提高输出驱动能力的同时，大幅降低动态功耗；另外，采用ook信号调制和解调技术，提高隔离区信号传输可靠性。本发明可以广泛应用于驱动各类高速高压功率器件。
附图说明
29.图1为本发明超高速绝缘隔离栅驱动电路结构图。
30.图2为本发明输入接收电路结构图。
31.图3为本发明载波信号产生电路结构图。
32.图4为本发明调制发送电路结构图。
33.图5为本发明接收解调电路结构图。
34.图6为图5中输入放大电路的一种实施例。
35.图7为图5中ook解调电路的一种实施例。
36.图8为图5中输出整形电路的一种实施例。
37.图9为本发明高速输出驱动电路结构图。
38.图10为本发明高速输出驱动电路的工作波形示意图。
39.图11为图9中电平移位电路的一种实施例。
40.图12为图9中p端浮动ldo电路的一种实施例。
41.图13为图9中延迟补偿电路的一种实施例。
具体实施方式
42.下面结合附图和实施例对本发明进行进一步详细的说明。
43.如图1所示，本发明所述超高速绝缘隔离栅驱动电路包括：输入接收电路1、载波信号产生电路2、调制发送电路3、四个高压电容组成的隔离电路4、接收解调电路5、高速输出驱动电路6。所述隔离电路4包括正端发送电容ctp、负端发送电容ctn、正端接收电容crp和负端接收电容crn，上述4个电容大小相等，均为超高耐压隔离电容。输入接收电路1和载波信号产生电路2的输出端均连接调制发送电路3的输入端；调制发送电路3输出一组差分发送数据txp和txn，其中txp连接到正端发送电容ctp的左端，正端发送电容ctp的右端连接正端接收电容crp的左端，txn连接到负端发送电容ctn的左端，负端发送电容ctn的右端连接到负端接收电容crn的左端；正端接收电容crp和负端接收电容crn的右端连接接收解调电路5的输入端，接收解调电路5的输出端连接高速输出驱动电路6。
44.电路工作时，低压数字输入信号di首先进入输入接收电路1，进行信号电平判别和逻辑电平高压转换，得到数字输入信号din；调制发送电路3根据数字输入信号din和载波信号产生电路2输出的osc信号，调制得到差分发送数据txp和txn；差分发送数据txp和txn分别连接到正端发送电容ctp和负端发送电容ctn的左端；所述正端发送电容ctp和负端发送电容ctn的右端，分别连接到正端接收电容crp和负端接收电容crn的左端；所述正端接收电容crp和负端接收电容crn的右端出来的是差分接收数据rxp和rxn；所述差分接收数据rxp和rxn进入接收解调电路5，经处理得到输入脉冲信号vin；输入脉冲信号vin最后进入高速输出驱动电路6，产生具有大驱动电流的输出驱动信号vo。
45.上述电路中，所述接收解调电路5和高速输出驱动电路6组成接收端电路，接收端电路的接地端都使用地电压vss，接收解调电路5使用低压电源vccl，高速输出驱动电路6同时使用低压电源vccl和电源vcc。低压电源vccl是比电源vcc电压低的电源，亦可描述为，vcc的电压是低压电源vccl的m倍，m大于1。所述输入接收电路1、载波信号产生电路2和调制发送电路3组成发送端电路，发送端电路的接地端都使用低压地gnd，电源都使用发送端电源vdd。
46.如图1所示，本发明电容隔离栅驱动芯片的总体隔离是由两组串联设置的隔离电容实现耐压隔离，其中电容ctp和crp构成一组p端串接隔离电容、电容ctn和crn构成一组n端串接隔离电容，中间通过压焊线(bonding wire)连接两个串接隔离电容的上极板。所以电容隔离器芯片的总体耐压值是串接电容中两个电容耐压值相加。通常sio2的耐压值在500v/um左右，一般的0.18um的cmos工艺，若第一层金属m1做隔离电容的下极板，第六层金属m6做隔离电容的上极板，则金属层之间的sio2总厚度大概为6～7um左右，也就是说单个隔离电容的耐压大约为3000v～3500v，两个隔离电容的耐压大概在6000v～7000v之间，完全能满足常规的应用。
47.本发明高压栅驱动芯片可以采用的输入接收电路1实施例结构如图2所示，包括依
次连接的输入esd保护电路11、施密特(schmitt)触发器12和中压电平移位电路13。输入接收电路1不仅要完成信号的传输，还要完成对芯片内部的电路的esd(electro-static discharge)保护，防止由于esd造成对电路内部的冲击而损毁电路。施密特触发器12用于识别外部输入电平是逻辑“0”还是“1”，由于外部信号存在很大干扰，施密特触发器必须具备足够的抗干扰噪声容限。由于栅驱动芯片的供电电压vdd通常为中压电平，而输入逻辑电平为低于5v的外部数字逻辑，为更精确地完成对输入逻辑电平的判断，输入esd保护电路11、施密特触发器12和或非门必须使用相对vdd更低的低压电源电压vcl。因此输入接收电路1输出的逻辑信号在进入芯片内部控制逻辑之前，必须经过一个中压电平移位电路13将高电平为vcl的逻辑信号转换为高电平为vdd的逻辑信号。
48.图3为本发明载波信号产生电路2结构图，该电路包括反相器inv21、反相器inv22、反相器inv23、反相器inv24、反相器inv26、反相器inv27和整形电路25；其中，反相器inv21、反相器inv22和反相器inv23构成一个环形振荡器，反相器inv24提供缓冲作用，整形电路25将振荡器输出信号进行处理得到方波信号，再经反相器inv26和反相器inv27构成的缓冲器，得到输出载波信号osc。所述整形电路25的形式有多种多样，通过组合逻辑电路即可实现。
49.图4为本发明调制发送电路3结构图，该电路包括：第一数字乘法器30、第二数字乘法器31、反相器inv301、反相器inv302、反相器inv303、反相器inv304和反相器inv305。第一数字乘法器30的第一输入端连接到osc信号，第二输入端连接到控制信号set，第三输入端连接到数字输入信号din，输出端连接到反相器inv304的输入端。第二数字乘法器31的第一输入端连接到反相器inv301的输出，第二输入端连接到控制信号set，第三输入端连接到数字输入信号din，输出端连接到反相器inv302的输入端。反相器inv301的输入端为osc信号，反相器inv304的输出端连接到反相器inv305的输入端，反相器inv302的输出端连接到反相器inv303的输入端，反相器inv305和反相器inv303的输出端分别为差分发送数据txp和txn。
50.图4的调制发送电路3，其差分发送数据txp和txn是否有效由控制信号set控制。反相器inv302和反相器inv303构成一个输出缓冲器，反相器inv304和反相器inv305构成另外一个输出缓冲器。当din信号为0时，差分发送数据txp和txn均为0；当din信号为1时，差分发送数据txp和txn为受osc信号调制的高频方波信号，并且差分发送数据txp和txn的高低电平完全相反，为ook(on-off keying)信号。
51.图5为本发明接收解调电路5结构图，该电路包括依次连接的输入放大电路501、ook解调电路502和输出整形电路503。所述输入放大电路501首先接收到图1中所示发送端电路通过隔离电路4耦合进来的差分信号(正端接收信号rxp和负端接收信号rxn)，经放大处理得到正端输入信号rop和负端输入信号ron；正端输入信号rop和负端输入信号ron分别连接ook解调电路502的正输入端和负输入端，得到差分输出信号(正端输出信号vop和负端输出信号von)；输出整形电路503根据vop和von的大小，经处理得到最终的输入脉冲信号vin。
52.图6为输入放大电路501的一种实现方式，包括正端共模电阻r63、负端接地电阻r64和右侧的全差分单级放大电路。正端共模电阻r63的上端连接到正端接收信号rxp和全差分单级放大电路的正输入端(nmos管m63栅极)，正端共模电阻r63的下端连接到负端接地
电阻r64的上端和共模信号控制端vcm；负端接地电阻r64的下端连接到负端接收信号rxn和全差分单级放大电路的负输入端(nmos管m64栅极)。所述全差分单级放大电路，其左侧包括：通过漏极串联的pmos管m61和nmos管m63；所述pmos管m61的源极连接低压电源vccl，pmos管m61的栅极和源极之间连接电容c61，pmos管m61的栅极和漏极之间连接偏置电阻r61；nmos管m63漏极连接pmos管m61漏极，并输出负端输入信号ron；其右侧包括：通过漏极串联的pmos管m62和nmos管m64；所述pmos管m62的源极连接低压电源vccl，pmos管m62的栅极和源极之间连接电容c62，pmos管m62的栅极和漏极之间连接偏置电阻r62；nmos管m64的漏极连接pmos管m62的漏极，并输出正端输入信号rop，还连接到pmos管m62的漏极；所述nmos管m63和nmos管m64的源极并联，并连接到nmos管m65的漏极；所述nmos管m65的栅极连接偏置电压vb61，提供放大器正常工作所需的偏置电流，nmos管m65源极接地电压vss。
53.图7为本发明ook解调电路的一种实施例。该电路为前后两级放大电路，前级放大电路700采用和图6类似的放大电路结构，后级放大电路为差动差分放大电路(dda)701。所述前级放大电路700的正输入端rop即ook解调电路502的正输入端，所述前级放大电路700的负入端ron即ook解调电路502的负输入端；所述差动差分放大电路701的正输出端vop即ook解调电路502的正输出端，差动差分放大电路的负输出端von即ook解调电路502的负输出端。
54.所述前级放大电路700的左侧包括通过漏极串联的pmos管m71和nmos管m73，pmos管m71栅极和源极之间连接电容c71，pmos管m71栅极还连接到偏置电阻r71的上端，pmos管m71漏极还连接偏置电阻r72下端；偏置电阻r71下端和偏置电阻r72上端相连，还连接后级差动差分放大电路701第一信号输入端；nmos管m73漏极连接pmos管m71漏极，还连接后级差动差分放大电路701第三信号输入端；nmos管m73的栅极为前级放大电路700的正输入端，连接正端输入信号rop；所述前级放大电路700的右侧包括：通过漏极串联的pmos管m72和nmos管m74，pmos管m72栅极和源极之间连接电容c72，pmos管m72栅极还连接到偏置电阻r73的上端，pmos管m72漏极还连接到偏置电阻r74下端；偏置电阻r73下端和偏置电阻r74上端相连，还连接后级差动差分放大电路701第二信号输入端；nmos管m74漏极连接pmos管m72漏极，还连接到后级差动差分放大电路701第四信号输入端；nmos管m74栅极为前级放大电路700的负输入端，连接负端输入信号ron；nmos管m73和nmos管m74源极并联，并连接到nmos管m75漏极；对地nmos管m75栅极连接偏置电压vb73，提供放大器正常工作所需的偏置电流。
55.所述后级差动差分放大电路701包括：pmos管m78、pmos管m79、pmos管m712、pmos管m713、nmos管m710、nmos管m711、nmos管m714、nmos管m715和电阻r75；后级差动差分放大电路701的第一、第二、第三、第四信号输入端分别是pmos管m78栅极、pmos管m79栅极、pmos管m712栅极、pmos管m713栅极。pmos管m78漏极、pmos管m79漏极和nmos管m710漏极相连，并作为后级差动差分放大电路701的正输出端，输出信号vop；pmos管m712漏极和pmos管m713漏极相连，并连接电阻r75的上端；电阻r75的下端连接nmos管m714漏极，并作为后级差动差分放大电路701的负输出端，输出信号von；nmos管m710和nmos管m711构成共源共栅电流源结构，nmos管m714和nmos管m715构成共源共栅电流源结构，nmos管m710栅极和nmos管m714栅极接相同的偏置电压vb71，nmos管m711栅极和nmos管m715栅极接相同的偏置电压vb72。pmos管m71源极、pmos管m72源极、pmos管m78源极、pmos管m79源极、pmos管m712源极、pmos管m713源极连接低压电源vccl，nmos管m75源极、nmos管m711源极、nmos管m715源极接地电压
vss。
56.图8为本发明输出整形电路503的实施例。其中，pmos管m801、pmos管m802、pmos管m803、pmos管m804、pmos管m805、pmos管m806、pmos管m809、nmos管m807、nmos管m808、nmos管m8010、电阻r801和电阻r802构成三级比较器；pmos管m81、pmos管m83、nmos管m82、nmos管m84、电阻r81、电阻r82和电容c81组成一个带rc滤波功能的缓冲器；pmos管m86和nmos管m85组成一个输出反相器；所述带rc滤波功能的缓冲器的输入端连接到所述三级比较器电路的比较输出端，带rc滤波功能的缓冲器的输出端连接到输出反相器的输入端，输出反相器的输出端即为最终的输入脉冲信号vin。
57.所述三级比较器内部电路结构为：pmos管m801、pmos管m802、pmos管m803、电阻r801和电阻r802组成三级比较器的输入级，pmos管m804、pmos管m805、pmos管m806、nmos管m807、nmos管m808组成三级比较器的放大级，pmos管m809和nmos管m8010组成三级比较器的输出级；所述带rc滤波功能的缓冲器内部电路连接关系为：pmos管m81和nmos管m82的栅极同时连接到所述三级比较器的比较输出端，pmos管m81和nmos管m82的漏极同时连接到pmos管m83和nmos管m84的栅极，pmos管m83的漏极连接到电阻r81的上端，电阻r81的下端连接到电阻r82的上端和电容c81的上端，电阻r82的下端连接到nmos管m84的漏极，pmos管m81和pmos管m83的同时源极连接到低压电源vccl，nmos管m82和nmos管m84的源极以及电容c81的下端同时连接到地电压vss。
58.图8的输出整形电路503一方面提供了三级比较器将输入差分信号转换成一个标准的数字脉冲信号vin；另一方面采用rc低通滤波，保持了一定的迟滞量是为了有效滤除共模噪声引起的高频干扰影响。
59.图9为本发明高速输出驱动电路6结构图。所述高速输出驱动电路6由p端反相器链61、n端反相器链62、p端驱动pmos管m91、n端驱动nmos管m92、电平移位电路63、p端浮动ldo电路64、n端ldo电路65和延迟补偿电路66组成；所述p端反相器链61和n端反相器链62均由k个尺寸逐级放大的反相器级联构成，其中k为任意正整数。
60.上述电路的连接关系为：输入脉冲信号vin同时进入电平移位电路63和延迟补偿电路66，分别得到p端输入信号vinp和n端输入信号vinn；然后p端输入信号vinp和n端输入信号vinn分别进入p端反相器链61和n端反相器链62，分别得到p端驱动pmos管m91的栅端控制信号vgp_n和n端驱动nmos管m92的栅端控制信号vgn_n，分别用于控制p端驱动pmos管m91和n端驱动nmos管m92的导通和关断；p端驱动pmos管m91的源端连接到电源vcc，p端驱动pmos管m91的漏端连接到n端驱动nmos管m92的漏端并输出驱动信号vo。n端驱动nmos管m92的源极接地电压vss；所述p端反相器链61内部所有反相器的电源电压均连接到电源vcc，所有反相器的地电位均连接到浮动电压vfloat；所述n端反相器链62内部所有反相器的电源电压均连接到低压电源vccl，所有反相器的地电位均连接到地电压vss。所述浮动电压vfloat由p端浮动ldo对电源vcc降压得到，其电压值vfloat＝vcc-vccl；所述低压电源vccl为较电源vcc更低的电源；所述电平移位电路63同时使用低压电源vccl、电源vcc、地电压vss和浮动电压vfloat；所述延迟补偿电路仅使用低压电源vccl和地电压vss。
61.图9所示电路中，p端反相器链61和n端反相器链62内部所有的pmos管及nmos管的源漏和栅源耐压大小要求均为vccl；p端驱动pmos管m91和n端驱动nmos管m92的栅源耐压大小要求也为vccl，p端驱动pmos管m91和n端驱动nmos管m92的源漏耐压大小要求仍然为vcc。
例如，在典型180nm bcd工艺中，p端反相器链61和n端反相器链62内部所有的pmos管及nmos管的可以选择耐压为1.8v或5v的低压mosfet，即vccl为1.8v或5v；所述p端驱动pmos管m91和n端驱动nmos管m92则需要采用vgs耐压为5v、vds耐压为20v的ldmos或者hvmos器件。
62.图9所示电路的工作波形如图10所示。电源vcc上电之后，输入脉冲信号vin同时进入电平移位电路和延迟补偿电路，分别得到低电平为浮动电压vfloat的p端输入信号vinp和低电平为地电压vss的n端输入信号vinn；然后p端输入信号vinp和n端输入信号vinn分别进入p端反相器链61和n端反相器链62，分别得到控制信号vgp_n和vgn_n，分别用于控制p端驱动pmos管m91和n端驱动nmos管m92的导通和关断，得到最终的输出驱动信号vo。其中，输入脉冲信号vin、p端输入信号vinp、n端输入信号vinn、p端驱动pmos管m91的栅端控制信号vgp_n和n端驱动nmos管m92的栅端控制信号vgn_n的占空比和时序完全相同；输入脉冲信号vin、n端输入信号vinn和n端驱动nmos管m92的栅端控制信号vgn_n的低电平均为地电压vss，高电平均为低压电源vccl；p端输入信号vinp和p端驱动nmos管m91的栅端控制信号vgp_n的低电平均为浮动电压vfloat，高电平均为电源vcc；输出驱动信号vo的低电平为地电压vss，高电平为电源vcc。
63.假设cg91为图9电路中p端驱动pmos管m91的栅端等效电容，当p端反相器链61输出由低电平向高电平转换时，反相器链输出电流ir对栅端等效电容cg91进行充电，pmos管m91的栅端控制信号vgp_n将会由浮动电压vfloat上升为电源vcc，上升电压幅度为vccl，可以计算出上升时间为tr_n＝cg91*vccl/ir，动态功耗pgp_n为(cg91*vccl2)/2。而传统输出驱动电路中，反相器链驱动的栅端控制信号由地电压vss上升为电源vcc，上升电压幅度为vcc，可以计算出上升时间为tr＝cg91*vcc/ir，动态功耗pgp为(cg91*vcc2)/2。
64.假设vcc的电压是低压电源vccl的m倍，m大于1。
65.则上升时间tr和tr_n之间有如下关系：
66.tr/tr_n＝(cg91*vcc/ir)/(cg91*vccl/ir)＝vcc/vccl＝m
67.动态功耗pgp和pgp_n之间有如下关系：
68.pgp/pgp_n＝((cg91*vcc2)/2)/((cg91*vccl2)/2)＝m269.即：本发明图9电路的上升时间比现有技术快m倍；图9电路上升时间的动态功耗比现有技术减小m2倍。可以看出本发明输出驱动电路与现有技术相比有明显的速度和功耗优势。
70.图11为本发明电平移位电路63的一种实施例，该电路包括：反相器inv111、反相器inv112、nmos管m111、nmos管m112、高压nmos管m113、高压nmos管m114、pmos管m115、pmos管m116、nmos管m117、电阻r111和二极管d111。
71.其中，反相器inv111的输入端连接到输入脉冲信号vin，反相器inv111的输出端vg2连接到反相器inv112的输入端和nmos管m112的栅端，反相器inv112的输出端vg1连接到nmos管m111的栅端，反相器inv111和反相器inv112的电源均连接到低压电源vccl，反相器inv111和反相器inv112的地均连接到地电压vss；nmos管m111的漏极连接到高压nmos管m113的源极，nmos管m112的漏极连接到高压nmos管m114的源极，nmos管m111和nmos管m112的源极均连接到地电压vss；高压nmos管m113和高压nmos管m114的栅端均连接到偏置电压vbn；高压nmos管m113的漏端连接到pmos管m115的漏端和栅端；高压nmos管m114的漏端连接到pmos管m116的漏端，还连接到nmos管m117的漏端和二极管d111的阴极，还作为电平移位
电路的输出端vinp；nmos管m117的源端连接到电阻r111的下端；pmos管m115的源端、pmos管m116的源端、电阻r111的上端和二极管d111的阳极均连接到电源vcc；所述高压nmos管m113和高压nmos管m114为源漏耐压不低于电源vcc的mos管。
72.图11的电平移位电路63的功能在于，将低电平为vss、高电平为vccl的输入脉冲信号vin转换成低电平为浮动电压vfloat、高电平为vcc的p端输入信号vinp。电路工作原理如下：当输入脉冲信号vin由高电平变为低电平0时，vg2＝vccl为1，nmos管m112导通并将vinp电压拉低；vg1＝vss为0，nmos管m111关断，pmos管m115的栅端电压被钳位到vcc，pmos管m116关断进一步使vinp电压降低；当vinp电压进一步降低到vfloat-vth(117)时(vth(117)表示nmos管m117的阈值电压，vth(115)代表nmos管m115的阈值电压)，使得m117导通，vinp电压将会被钳位到vfloat-vth(117)并保持稳定；当输入脉冲信号vin由低电平变为高电平1时，vg2＝vss为0，nmos管m112关断并将vinp电压拉高；vg1＝vccl为1，nmos管m111导通，pmos管m115的栅端电压被拉低到vcc-vth(115)，pmos管m116开始导通进一步使vinp电压拉高；当vinp电压进一步老高大于vfloat-vth(117)时，使得m117关断；同时二极管d111将会继续导通，进一步提升vinp电压，最终vinp电压将会被钳位到vcc并保持稳定。上述过程中，高压nmos管m113和高压nmos管m114始终处于饱和导通状态，起到承受vcc耐压的作用，保证nmos管m111和nmos管m112漏极电压始终低于vccl。
73.图11电路要正常工作，nmos管m117的钳位能力和二极管d111的充电能力必须妥善设计。在输入脉冲信号vin由高电平变为低电平0过程中，nmos管m117的钳位必须将vinp电压钳位到vfloat-vth(117)，因此其钳位能力必须大于高压nmos管m114的下拉能力和二极管d111的充电能力；在输入脉冲信号vin由低电平变为高电平1过程中，pmos管m116开始导通后拉高vinp电压，pmos管m116和二极管d111对vinp的上拉能力必须大于nmos管m117的下拉钳位能力。
74.图12为本发明p端浮动ldo电路64的一种实施例，该电路包括：nmos管m121、nmos管m122、高压nmos管m123、高压nmos管m124、pmos管m125、pmos管m126、pmos管m127、高压nmos管m128、高压pmos管m129、电阻r121、电阻r122、电阻r123、电阻r124、电阻r125、电阻r126、电阻r127、电阻r128、电容c121、电容c122、电容c123、电容c124和二极管d121。
75.其中，nmos管m121的漏端与栅端相连，还连接到高压nmos管m123的源端、nmos管m122的栅端和电阻r124的左端；nmos管m122的漏极连接到高压nmos管m124的源极、高压nmos管m128的栅端、电阻r123的上端和电容c122的右端；高压nmos管m123和高压nmos管m124的栅端均连接到偏置电压vb，还连接到电阻r122的下端和电阻r121的上端；高压nmos管m123的漏端连接到pmos管m125的漏端，高压nmos管m124的漏端连接到pmos管m126的漏端和电阻r125的左端；pmos管m125的源端和pmos管m126的源端相连，还连接到电阻r128的下端；高压nmos管m128的漏端连接到pmos管m127的漏端、电容c121的右端和高压pmos管m129的栅端，还作为偏置信号vbn的输出端；pmos管m127的栅端连接到电阻r122的上端和二极管d121的阴极；高压pmos管m129的源端连接到电阻r126的下端和电容c124的下端，还作为浮动电压vfloat的输出端；电阻r126的上端连接到电阻r127的下端，还作为反馈电压vfb连接到pmos管m125的栅端；pmos管m126的栅端连接到外部参考电压vref；电容c121的左端与电阻r125的右端相连，电容c122的左端与电阻r124的右端相连，电容c123的上端与电阻r123的下端相连；二极管d121的阳极、电阻r128的上端、pmos管m127的源端、电阻r127的上端和
电容c124的上端均连接到电源vcc；电阻r121的下端、nmos管m121的源端、nmos管m122的源端、电容c123的下端、高压nmos管m128的源端和高压pmos管m129的漏端均连接到地电压vss；所述高压nmos管m123、高压nmos管m124、高压nmos管m128和高压pmos管m129为源漏耐压不低于电源vcc的mos管。
76.图12电路中，nmos管m121、nmos管m122、高压nmos管m123、高压nmos管m124、pmos管m125、pmos管m126、pmos管m127、高压nmos管m128和电阻r128构成一个两级误差放大器，电阻r123、电阻r124、电阻r125、电容c121、电容c122和电容c123为该两级运放的频率补偿器件；高压pmos管m129为本发明所述p端浮动ldo的调整管，电阻r126和电阻r127形成反馈电阻串，电容c124为输出滤波电容；电阻r121、电阻r122和二极管d121用于形成偏置电压。
77.图12电路正常工作时，外部参考电压vref、电阻r126、电阻r127和浮动电压vfloat之间满足如下关系式：
78.vcc-vfloat＝(vcc-vref)*(r126 r127)/r127
79.＝vcc-vref (vcc-vref)*r126/r127
80.进一步可以得到：
81.vfloat＝vref-(vcc-vref)*r126/r127
82.可以看出，浮动电压vfloat由外部参考电压vref、电阻r126和电阻r127的阻值确定，通过设定不同的参数组合，即可实现不同电压大小的浮动电压vfloat。
83.对于本发明所述的n端ldo电路65的实现，采用现有技术中的各类常规ldo(low dropout regulator，低压差线性稳压器)即可实现。
84.图13为本发明所述延迟补偿电路66结构图，该电路由多个反相器级联组成的反相器链1302、编码转换电路1303、n个延迟电容1304串联n个电容选择开关1305构成。其中，n个延迟电容1304的下端同时接地电压vss，n个延迟电容1304的上端分别连接到n个电容选择开关1305的下端，n个电容选择开关1305的上端同时连接到所述反相器链1302中任意一个反相器的输出端；编码转换电路1303将延时控制码dctrl转换成n个电容选择开关1305的开关选择信号b1～bn。
85.延迟补偿电路66通过改变连接到信号传输通路上的电容大小和个数，实现可精确设定的不同延时，该电路所产生的延时大小受延时控制码dctrl码控制。反相器链1302中反相器的个数根据系统延时特性综合选择；n个延迟电容1304容值权重大小的选择，可以采用最简单的二进制权重比例关系，也可以选择权值相等的方式，或者混合结构；n个电容选择开关1305的编码方式必须和n个延迟电容1304容值权重关系对应，同样可以选择二进制编码，也可以采用温度计编码，或者二进制和温度计编码的混合形式。图13中给出的n个延迟电容容值权重为二进制比例关系，第1个电容为c，第2个电容为c/2，
……
第n个电容为c/2
n-1
。实际应用中上述电容和选择开关编码方式完全取决于n的大小，其原则和高精度电容比例缩放dac的设计思想类似。
86.以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。