用于多电平多模发射机的方法和装置与流程

用于多电平多模发射机的方法和装置
1.相关申请的交叉引用
2.本技术要求于2019年7月15日递交的申请号为16/511,200、发明名称为“用于多电平多模发射机的方法和装置(method and apparatus for multi-mode multi-level transmitter)”的美国专利申请案的优先权的权益，其全部内容通过引用结合在本技术中。
技术领域
3.本发明大体涉及通信网络领域，尤其涉及一种多电平多模发射机。


背景技术：

4.诸如串行器之类的有线串行发射机在通信网络中无处不在，因为它们用于将集成电路(integrated circuit，ic)的处理核与其它元件连接。这样，发射机用于执行许多任务，包括信道均衡、时钟和数据恢复、输入数据串行化等。此外，现代通信发射机可以采用电压模式发射机，以在所发送的数据流上实现更宽的电压摆幅和更大的电压提升。
5.某些发射机以并行数据流的形式接收数据，该并行数据流由具有多个比特的字组成。在本发明中，短语“m路”用于指代m并行数据流。发射机接收m路数据流，向每路数据流提供一个单位间隔(ui)的延迟，将m路数据流复用为单个高速流，然后由电压驱动器输出单个高速流以进行进一步操作。电压驱动器的输出用驱动器电压源、发射机阻抗和端接阻抗表示。
6.由于在现代纳米cmos技术中，驱动器电压源受到可靠性约束条件的限制，并且端接阻抗由行业标准规定(通常为50ω)或取决于用户需求。因此，在摆幅、幅值、信噪比(signal-to-noise ratio，snr)等方面提高发射机传输性能的唯一剩余参数是发射机阻抗。
7.通常，发射机被调谐到静态阻抗，以便提供高效的阻抗匹配。此类调谐可以通过各种方法来实现，例如，可编程片上电压驱动器片阵列等。然而，发射机的静态阻抗调谐可能在输出电压幅值和电压摆幅等各个方面对发射机的传输效率产生一定的限制。因此，静态阻抗调谐在对抗由输入数据流中的前一个符号或下一个符号引起的后光标和前光标符号间干扰方面效果较差。


技术实现要素：

8.本发明的目的在于提供一种多电平多模发射机。在本发明中，所述多电平多模发射机采用：第一预驱动器，用于接收m并行数据流，并将所述m并行数据流转换为串行数据流；第一电压驱动器，用于对单数据流进行操作，并根据所述单数据流提供电压；第二预驱动器，用于接收所述m并行数据流，根据以下模式中的至少一种来处理所述m并行数据流：中等阻抗(z)后光标模式、中等z前光标模式、低z高摆幅模式、低z后光标模式和低z前光标模式，并将所述处理的m并行数据流转换为第一串行流和第二串行流；第二电压驱动器，用于对所述第一串行流和所述第二串行流进行操作，并根据所述第一串行流和所述第二串行流
提供电压。
9.根据本发明其它方面所述的多电平多模发射机，其中，所述第一预驱动器和所述第一电压驱动器用于与所述第二预驱动器和所述第二电压驱动器并行操作。
10.根据本发明的上述方面中任一项所述的多电平多模发射机，其中，所述第一预驱动器包括：第一抽头延迟，用于延迟所述m并行数据流。
11.根据本发明的上述方面中任一项所述的多电平多模发射机，其中，所述第二预驱动器包括：第二抽头延迟，用于在中等z后光标模式下操作时延迟所述m并行数据流，其中，所述第一抽头延迟提供的延迟与所述第二抽头延迟提供的延迟匹配。
12.根据本发明的上述方面中任一项所述的多电平多模发射机，其中，所述第二预驱动器还包括：转换检测器，用于检测所述延迟的m并行数据流从低到高电平或从高到低电平的转换；复用器，用于在中等z后光标模式下操作时提供第一m并行流和第二m并行流。
13.根据本发明的上述方面中任一项所述的多电平多模发射机，其中，所述第二预驱动器包括：第二抽头延迟，用于在中等z前光标模式下操作时延迟所述m并行数据流，其中，所述第一抽头延迟提供的延迟比所述第二抽头延迟提供的延迟多一个单位。
14.根据本发明的上述方面中任一项所述的多电平多模发射机，其中，所述第二预驱动器还包括：转换检测器，用于在中等z前光标模式下操作时，检测所述延迟的m并行数据流从低到高电平或从高到低电平的所述转换，并提供第一m并行流和第二m并行流。
15.根据本发明的上述方面中任一项所述的多电平多模发射机，其中，所述第二预驱动器包括：第二抽头延迟，用于在低z后光标模式下操作时延迟所述m并行数据流，其中，所述第一抽头延迟提供的延迟比所述第二抽头延迟提供的延迟少一个单位。
16.根据本发明的上述方面中任一项所述的多电平多模发射机，其中，在低z后光标模式下，所述第二预驱动器还包括：反相器，用于在低z后光标模式下操作时，反相所述延迟的m并行数据流，并提供第一m并行流和第二m并行流。
17.根据本发明的上述方面中任一项所述的多电平多模发射机，其中，所述第二预驱动器包括：第二抽头延迟，用于在低z前光标模式下操作时延迟所述m并行数据流，其中，所述第一抽头延迟提供的延迟比所述第二抽头延迟提供的延迟多一个单位。
18.根据本发明的上述方面中任一项所述的多电平多模发射机，其中，所述第二预驱动器还包括：反相器，用于在低z前光标模式下操作时，反相所述延迟的m并行数据流，并提供第一m并行流和第二m并行流。
19.根据本发明的上述方面中任一项所述的多电平多模发射机，还包括：选择器，用于使所述第二预驱动器根据以下模式中的至少一种来处理所述m并行数据流：中等阻抗(z)后光标模式、中等z前光标模式、低z高摆幅模式、低z后光标模式和低z前光标模式。
20.根据本发明的上述方面中的任一项，提供了一种多电平多模发射机处理方法。在本发明中，所述多电平多模发射机处理方法包括：在第一预驱动器处接收m并行数据流；所述第一预驱动器将所述m并行数据流转换为串行数据流；第一电压驱动器根据所述串行数据流提供电压；在第二预驱动器处接收所述m并行数据流；所述第二预驱动器根据以下模式中的至少一种来处理所述m并行数据流：中等阻抗(z)后光标模式、中等z前光标模式、低z高摆幅模式、低z后光标模式和低z前光标模式；所述第二预驱动器将所述处理的m路数据流转换为第一串行流和第二串行流；第二电压驱动器根据所述第一串行流和所述第二串行流提
供电压。
21.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：与所述第二预驱动器和所述第二电压驱动器并行操作所述第一预驱动器和所述第一电压驱动器。
22.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：由所述第一预驱动器延迟所述m并行数据流。
23.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于中等z后光标模式时，延迟所述m并行数据流，其中，所述第一预驱动器提供的延迟与所述第二预驱动器提供的延迟匹配。
24.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于中等z后光标模式时，检测所述延迟的m并行数据流从低到高电平或从高到低电平的所述转换，并提供第一m并行流和第二m并行流。
25.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于中等z后光标模式时，根据所述第一m并行流和所述第二m并行流生成所述第一串行流和所述第二串行流。
26.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于中等z后光标模式时，提供后光标数据干扰补偿。
27.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于中等z前光标模式时，延迟所述m并行数据流，其中，所述第一预驱动器提供的延迟比所述第二预驱动器提供的延迟多一个单位。
28.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于中等z前光标模式时，检测所述延迟的m路数据流从低到高电平或从高到低电平的所述转换，并提供第一m并行流和第二m并行流。
29.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于中等z前光标模式时，根据所述第一m并行流和所述第二m并行流生成所述第一串行流和所述第二串行流。
30.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于中等z前光标模式时，提供前光标数据干扰补偿。
31.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于低z高摆幅模式时，以类似方式操作所述第一预驱动器和所述第二预驱动器。
32.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于低z高摆幅模式时，提供较高电压摆幅。
33.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，其中，在低z高摆幅模式、低z后光标模式或低z前光标模式下，减小所述多电平多模发射机的总阻抗。
34.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于低z后光标模式时，延迟所述m并行数据流，其中，所述第一预驱动器提供的延迟比所述第二预驱动器提供的延迟少一个单位。
35.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当
所述第二预驱动器处于低z后光标模式时，反相所述延迟的m并行数据流，并提供第一m并行流和第二m并行流。
36.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，其中，当所述第二预驱动器处于低z后光标模式时，所述第一m并行流和所述第二m并行流类似。
37.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于低z后光标模式时，根据所述第一m并行流和所述第二m并行流生成所述第一串行流和所述第二串行流。
38.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于低z后光标模式时，提供后光标数据干扰补偿。
39.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于低z后光标模式时，提供多电平输出电压，其中，相同极性的较高电压电平与较低电压电平的比率至少等于4。
40.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：提供多电平输出电压，其中，当所述第二预驱动器处于中等z后光标模式或中等z前光标模式时，相同极性的较高电压电平与较低电压电平的所述比率大于1。
41.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于低z前光标模式时，延迟所述m并行流，其中，所述第一预驱动器提供的延迟比所述第二预驱动器提供的延迟多一个单位。
42.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于低z前光标模式时，反相所述延迟的m并行流，并提供第一m并行流和第二m并行流。
43.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于低z前光标模式时，根据所述第一m并行流和所述第二m并行流生成所述第一串行流和所述第二串行流。
44.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，其中，当所述第二预驱动器处于低z前光标模式时，所述第一m路流和所述第二m路流类似。
45.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：当所述第二预驱动器处于低z前光标模式时，提供前光标数据干扰补偿。
46.根据本发明的上述方面中任一项所述的多电平多模发射机处理方法，还包括：使用来自所述第一预驱动器的相同输入来操作所述第一电压驱动器，同时使用来自所述第一预驱动器的两个输入来操作所述第二电压驱动器。
附图说明
47.本发明的特征和优点在以下结合附图的详细描述中是显而易见的。
48.图1(现有技术)示出了传统多路串行链路发射机的概要功能框图；
49.图2示出了本发明各实施例提供的多电平多模发射机的概要功能框图；
50.图3示出了本发明各实施例提供的第二预驱动器的详细概要功能框图；
51.图4a示出了本发明各实施例提供的中等z后光标模块的详细概要功能框图；
52.图4b示出了本发明各实施例提供的对应于中等z后光标模块的转换检测器的代表
性概要功能框图；
53.图4c示出了本发明各实施例提供的对应于在中等z后光标模式下操作的多电平多模发射机的功能的代表性时序图；
54.图5a示出了本发明各实施例提供的中等z前光标模块的详细概要功能框图；
55.图5b示出了本发明各实施例提供的对应于中等z前光标模块的转换检测器的代表性概要功能框图；
56.图5c示出了本发明各实施例提供的对应于在中等z前光标模式下操作的多电平多模发射机的功能的代表性时序图；
57.图6a示出了本发明各实施例提供的低z高摆幅模块的详细概要功能框图；
58.图6b和图6c示出了本发明各实施例提供的对应于分别在正常模式和高摆幅模式下操作的多电平多模发射机的功能的代表性时序图；
59.图6d示出了本发明各实施例提供的对应于在高摆幅模式下操作的多电平多模发射机的功能的代表性电压提升；
60.图7a示出了本发明各实施例提供的低z后光标模块的详细概要功能框图；
61.图7b示出了本发明各实施例提供的对应于在低z后光标模式下操作的多电平多模发射机的功能的代表性时序图；
62.图8a示出了本发明各实施例提供的低z后光标模块的详细概要功能框图；
63.图8b示出了本发明各实施例提供的对应于在低z前光标模式下操作的多电平多模发射机的功能的代表性时序图；
64.图9a(现有技术)示出了传统四电平脉冲幅度调制(pulse amplitude modulated，pam)的概要功能框图；
65.图9b示出了本发明各实施例提供的基于多电平的四电平pam发射机的概要功能框图；
66.图10示出了本发明各实施例提供的涉及多电平多模发射机处理的过程的功能流程图。
67.应当理解，在整个附图和对应的描述中，相似的特征由相同的附图标记标识。此外，还应当理解，附图和以下的描述仅用于说明目的，并且此类公开内容并不意图限制权利要求的范围。
具体实施方式
68.除非另有定义，否则本文所用的所有技术和科学术语都具有与所描述的实施例所属领域的普通技术人员公知的含义相同的含义。
69.图1(现有技术)示出了传统多路串行链路发射机100的概要功能框图，所述多路串行链路发射机100用于将m路数据流转换为单个高速流并传输所述单个高速数据流以进行进一步操作。所述传统多路串行链路发射机100包括预驱动器102、电压驱动器104和端接阻抗106。应当理解的是，可能存在其它元件，但为了易于处理和简单起见，该图中未示出其它元件。
70.如图1所示，预驱动器102还采用抽头延迟102a和m
×
1复用器(mux)102b。所述预驱动器102用于接收m路数据流，并操作以将所述m路数据流转换为单个高速数据流d0。所述抽
头延迟102a提供一个ui的延迟，并向所述mux 102b提供所述延迟的m路数据流以进行串行转换。进一步地，采用晶体管104a和晶体管104b的所述电压驱动器104根据所述数据流d0在所述端接阻抗106处提供输出电压，使得所述端接阻抗106两端的电压表示为：
[0071][0072]
其中，z
term
是所述端接阻抗106，z
tx
是所述电压驱动器104的阻抗，v
dd
是所述电压驱动器104的供电电压。
[0073]
如上所述，具有阻抗匹配(即z
tx
等于z
term
)的传统多路串行链路发射机100在所述端接阻抗106两端提供最大电压由此，所述传统多路串行链路发射机100在输出电压幅值和电压摆幅等各个方面对发射机的传输效率具有一定的限制。进一步地，在对抗由输入数据流中的前一个符号或后一个符号引起的后光标和前光标符号间干扰方面，所述传统多路串行链路发射机100的传输效率也会降低。
[0074]
图2示出了本发明各实施例提供的多电平多模发射机200的概要功能框图。所述多电平多模发射机200包括第一预驱动器202、第一电压驱动器204、端接阻抗206、第二预驱动器208、第二电压驱动器210。如图所示，所述第一预驱动器202还采用抽头延迟202a和m
×
1复用器202b，所述第一电压驱动器204还采用晶体管204a和晶体管204b，所述第二电压驱动器210还采用晶体管210a和晶体管210b。应当理解的是，可能存在其它元件，但为了易于处理和简单起见，该图中未示出其它元件。
[0075]
所述多电平多模发射机200接收m路数据流，并且可以在两条并行路径中处理所述m路数据流，其中，每条并行路径分别处理所述m路数据流。因此，采用所述第一预驱动器202和所述第一电压驱动器204的第一并行路径212a可以按照传统方式操作，并且所述第一预驱动器202的输出是单数据流d0。然而，采用所述第二预驱动器208和所述第二电压驱动器210的第二并行路径212b可以用于根据向所述第二预驱动器208提供的模式选择输入在各种模式下操作，以提供高输出电压摆幅并对抗后光标和前光标符号间干扰。
[0076]
为此，图3示出了本发明各实施例提供的第二预驱动器208的详细概要功能框图。如图所示，所述第二预驱动器208还采用中等阻抗(z)后光标模块208a、中等z前光标模块208b、低z高摆幅模块208c、低z后光标模块208d、低z前光标模块208e、选择器208f和m
×
1复用器208g。应当理解的是，可能存在其它元件，但为了易于处理和简单起见，该图中未示出其它元件。
[0077]
在某些实施例中，所述中等z后光标模块208a、所述中等z前光标模块208b、所述低z高摆幅模块208c、所述低z后光标模块208d和所述低z前光标模块208e可以接收和处理m路数据流d
in
。进一步地，所述选择器模块208f可以用于根据模式选择输入来选择所述模块208a、208b、208c、208d或208e中的一个模块。然后，所述选择器模块208f将所述选定模块的处理后输出传输至所述m
×
1复用器208g，以对所述处理的m路数据流d
in
执行并行到串行转换。所述m
×
1复用器208g可以用于向所述第二电压驱动器210提供所述串行转换的高速处理后的数据流以进行进一步处理。
[0078]
图4a示出了本发明各实施例提供的中等z后光标模块208a的详细概要功能框图。如图所示，所述中等z后光标模块208a还可以采用抽头延迟302和转换检测器304。所述抽头
延迟302可以用于将每路数据延迟n位周期。所述抽头延迟302提供的延迟与所述抽头延迟202a提供的延迟相同。然后，将所述延迟的m路数据流d
ff
(k)转发到所述转换检测器304，其中k在1至m之间变化。
[0079]
所述转换检测器304可以用于检测所述延迟的m路数据流d
ff
(k)从低电压电平到高电压电平以及从高电压电平到低电压电平的转换。在某些实施例中，所述转换检测器304可以采用多个逻辑门来执行转换检测。为此，图4b示出了本发明各实施例提供的对应于中等z后光标模块208a的转换检测器304的代表性概要功能框图。如图所示，所述转换检测器304可以采用一组nand门304a和一组nor门304b。
[0080]
所述一组nand门304a可以用于检测所述延迟的m路数据流d
ff
(k)从高电压电平到低电压电平的转换。这样，所述一组nand门304a对所述延迟的m路数据流d
ff
(k)中的每路数据流的经反相的当前数据位和下一数据位执行nand运算。所述一组nand门304a的输出是m路流d
p
，使得在所述延迟的m路数据流d
ff
(k)中的每路数据流从高电压电平转换到低电压电平之后，所述m路流d
p
中的每路流从高电压电平转换到低电压电平。此外，在一个单位间隔(unit interval，ui)之后，所述m路流d
p
中的每路流返回高电压电平状态。
[0081]
类似地，所述一组nor门304b可以用于检测所述延迟的m路数据流d
ff
(k)从低电压电平到高电压电平的转换。这样，所述一组nor门304b对所述延迟的m路数据流d
ff
(k)中的每路数据流的经反相的当前数据位和下一数据位执行nor运算。所述一组nor门304b的输出是m路流dn，使得在所述延迟的m路数据流d
ff
(k)中的每路数据流从低电压电平转换到高电压电平之后，所述m路流dn中的每路流从低电压电平转换到高电压电平。此外，在一个单位间隔(unit interval，ui)之后，所述m路流dn中的每路流返回低电压电平状态。
[0082]
返回图4a，所述转换检测器304向所述m
×
1复用器208g提供所述m路流d
p
和所述m路流dn。所述m
×
1复用器208g可以用于将所述m路流d
p
和所述m路流dn分别转换为串行流d
0p
和串行流d
0n
。在某些实施例中，所述m
×
1复用器208g可以采用两个m
×
1复用器独立地将所述m路流d
p
转换为串行流d
0p
，并将所述m路流dn转换为串行流d
0n
。
[0083]
如图2所示，然后将所述串行流d
0p
和所述串行流d
0n
转发到所述第二电压驱动器210。在某些实施例中，所述第二电压驱动器210还可以采用所述晶体管210a和210b。所述晶体管210a可以用于对所述串行流d
0p
执行操作，使得当所述串行流d
0p
从高电压电平转换到低电压电平时，所述晶体管210a导通，从而在所述第二并行路径212b中提供低阻抗。此外，当所述串行流d
0p
从低电压电平转换到高电压电平时，所述晶体管210a断开。
[0084]
类似地，所述晶体管210b可以用于对所述串行流d
0n
执行操作，使得当所述串行流d
0n
从低电压电平转换到高电压电平时，所述晶体管210b导通，从而在所述第二并行路径212b中提供低阻抗。此外，当所述串行流d
0n
从高电压电平转换到低电压电平时，所述晶体管210b断开。
[0085]
应当理解的是，所述晶体管204a和204b对相同的输入执行操作。然而，所述晶体管210a和210b对不同的输入执行操作。应当理解的是，在某些实施例中，所述晶体管204a和210a可以实现为p型，所述晶体管204b和210b可以实现为n型，所述晶体管204a、210a、204b和210b可以采用任何已知配置设计，如mosfet等。
[0086]
图4c示出了本发明各实施例提供的对应于在中等z后光标模式下操作的多电平多模发射机200的功能的代表性时序图。如图所示，所述时序图包含单数据流d0的时序对照的
串行流d
0p
和串行流d
0n
的时序。只要所述单数据流d0未从高电压电平转换到低电压电平，所述串行流d
0p
就保持在高电压电平状态。然而，在所述单数据流d0从高电压电平转换到低电压电平之后，所述串行流d
0p
也将在一个ui内从高电压电平转换到低电压电平。类似地，只要所述单数据流d0未从低电压电平转换到高电压电平，所述串行流d
0n
就保持在低电压电平状态。然而，在所述单数据流d0从低电压电平转换到高电压电平之后，所述串行流d
0n
将在一个ui内从低电压电平转换到高电压电平。
[0087]
应当理解的是，在所述串行流d
0n
处于高电压电平状态的持续时间内，所述晶体管210b可以导通，从而导致所述第二并行路径212b中呈现低阻抗。同样，在所述串行流d0处于高电压电平状态的持续时间内，所述晶体管204b可以导通。由于所述晶体管204b和210b可以实现为n型晶体管，因此所述端接阻抗206两端的输出电压可以为负值且幅值为v1。
[0088]
然而，所述串行流d
0n
可以在一个ui之后从高电压电平转换到低电压电平，从而断开所述晶体管210b。在这种情况下，所述晶体管210a和210b均断开，对应于所述第二并行路径212b的阻抗将非常高。因此，所述多电平多模发射机200在仅所述第一并行路径212a工作且所述晶体管204b导通的情况下以正常模式操作。因此，所述端接阻抗206两端的所述输出电压可以转换为由所述第一电压驱动器204根据所述单数据流d0提供的
–v2
。
[0089]
应当进一步理解的是，在所述串行流d
0p
处于低电压电平状态的持续时间内，所述晶体管210a可以导通，从而导致所述第二并行路径212b中呈现低阻抗。同样，在所述串行流d0处于低电压电平状态的持续时间内，所述晶体管204a可以导通。由于所述晶体管204a和210a可以实现为p型晶体管，为此，所述端接阻抗206两端的所述输出电压可以为正值且幅值为v1。
[0090]
然而，所述串行流d
0p
可以在一个ui之后从低电压电平转换到高电压电平，从而断开所述晶体管210a。在这种情况下，所述晶体管210a和210b均断开，对应于所述第二并行路径212b的阻抗将非常高。因此，所述多电平多模发射机200在仅所述第一并行路径212a工作且所述晶体管204a导通的情况下以正常模式操作。因此，所述端接阻抗206两端的所述输出电压可以转换为由所述第一电压驱动器204根据所述单数据流d0提供的 v2。
[0091]
在某些实施例中，比率可以大于1。为此，与所述传统多路串行链路发射机100相比，在中等z后光标模式下操作的所述多电平多模发射机200可以提供所述单数据流d0从低电压电平到高电压电平或从高电压电平到低电压电平的更佳信噪比(signal-to-noise，snr)后光标转换；在所述单数据流d0中没有任何转换时，所述多电平多模发射机200在中等阻抗模式下操作。
[0092]
图5a示出了本发明各实施例提供的中等z前光标模块208b的详细概要功能框图。如图5a所示，所述中等z前光标模块208b还可以采用抽头延迟402和转换检测器404。所述抽头延迟402可以用于将每路数据延迟n-1位周期。所述抽头延迟402提供的延迟比所述抽头延迟202a提供的延迟少1位。在某些实施例中，所述抽头延迟402可以用于将每路数据延迟n位周期，但是在这种配置中，所述抽头延迟202a可以用于提供n 1位延迟。然后，将所述延迟的m路数据流d
ff
(k)转发到所述转换检测器304，其中k在1至m之间变化。
[0093]
所述转换检测器404可以用于检测所述延迟的m路数据流d
ff
(k)从低电压电平到高电压电平以及从高电压电平到低电压电平的转换。在某些实施例中，所述转换检测器404可
以采用多个逻辑门来执行转换检测。为此，图5b示出了本发明各实施例提供的对应于中等z前光标模块208b的转换检测器404的代表性概要功能框图。如图所示，所述转换检测器404可以采用一组and门404a和一组or门404b。
[0094]
所述一组or门404a可以用于检测所述延迟的m路数据流d
ff
(k)从低电压电平到高电压电平的转换。这样，所述一组or门404a对所述延迟的m路数据流d
ff
(k)中的每路数据流的经反相的当前数据位和下一数据位执行or运算。所述一组or门404a的输出是m路流d
p
，使得在所述延迟的m路数据流d
ff
(k)中的每路数据流从低电压电平转换到高电压电平之后，所述m路流d
p
中的每路流从高电压电平转换到低电压电平。此外，在一个单位间隔(unit interval，ui)之后，所述m路流d
p
中的每路流返回高电压电平状态。
[0095]
类似地，所述一组and门404b可以用于检测所述延迟的m路数据流d
ff
(k)从高电压电平到低电压电平的转换。这样，所述一组and门404b对所述延迟的m路数据流d
ff
(k)中的每路数据流的经反相的当前数据位和下一数据位执行and运算。所述一组and门404b的输出是m路流dn，使得在所述延迟的m路数据流d
ff
(k)中的每路数据流从低电压电平转换到高电压电平之后，所述m路流dn中的每路流从低电压电平转换到高电压电平。此外，在一个单位间隔(unit interval，ui)之后，所述m路流dn中的每路流返回低电压电平状态。
[0096]
返回图5a，所述转换检测器304向所述m
×
1复用器208g提供所述m路流d
p
和所述m路流dn。所述m
×
1复用器208g可以用于将所述m路流d
p
和所述m路流dn分别转换为串行流d
0p
和串行流d
0n
。
[0097]
如图2所示，然后将所述串行流d
0p
和所述串行流d
0n
转发到所述第二电压驱动器210。在某些实施例中，所述晶体管210a可以用于对所述串行流d
0p
执行操作，使得当所述串行流d
0p
从高电压电平转换到低电压电平时，所述晶体管210a导通，从而在所述第二并行路径212b中提供低阻抗。此外，当所述串行流d
0p
从低电压电平转换到高电压电平时，所述晶体管210a断开。
[0098]
类似地，所述晶体管210b可以用于对所述串行流d
0n
执行操作，使得当所述串行流d
0n
从低电压电平转换到高电压电平时，所述晶体管210b导通，从而在所述第二并行路径212b中提供低阻抗。此外，当所述串行流d
0n
从高电压电平转换到低电压电平时，所述晶体管210b断开。
[0099]
图5c示出了本发明各实施例提供的对应于在中等z前光标模式下操作的多电平多模发射机200的功能的代表性时序图。如图所示，所述时序图对应于根据所述延迟的数据流d
ff
(k)的串行流d
0p
和串行流d
0n
。
[0100]
如前所述，所述抽头延迟402提供的延迟比所述抽头延迟202a提供的延迟少1位。为此，只要所述单数据流d0未从低电压电平转换到高电压电平，所述串行流d
0p
就保持在高电压电平状态。然而，在所述单数据流d0从低电压电平转换到高电压电平之前一个ui内，所述串行流d
0p
也将在一个ui内从高电压电平转换到低电压电平。类似地，只要所述单数据流d0未从高电压电平转换到低电压电平，所述串行流d
0n
就保持在低电压电平状态。然而，在所述单数据流d0从高电压电平转换到低电压电平之前一个ui内，所述串行流d
0n
将在一个ui内从低电压电平转换到高电压电平。
[0101]
应当理解的是，在所述串行流d
0n
处于高电压电平状态的持续时间内，所述晶体管210b可以导通，从而导致所述第二并行路径212b中呈现低阻抗。同样，在所述串行流d0处于
高电压电平状态的持续时间内，所述晶体管204b可以导通。由于所述晶体管204b和210b可以实现为n型晶体管，为此，所述端接阻抗206两端的所述输出电压可以为负值且幅值为v1。
[0102]
然而，所述串行流d
0n
可以在一个ui之后从高电压电平转换到低电压电平，从而断开所述晶体管210b。在这种情况下，所述晶体管210a和210b均断开，对应于所述第二并行路径212b的阻抗将非常高。因此，所述多电平多模发射机200在仅所述第一并行路径212a工作且所述晶体管204a导通的情况下以正常模式操作。因此，所述端接阻抗206两端的所述输出电压可以转换为由所述第一电压驱动器204根据所述单数据流d0提供的 v2。
[0103]
应当进一步理解的是，在所述串行流d
0p
处于低电压电平状态的持续时间内，所述晶体管210a可以导通，从而导致所述第二并行路径212b中呈现低阻抗。同样，在所述串行流d0处于低电压电平状态的持续时间内，所述晶体管204a可以导通。由于所述晶体管204a和210a可以实现为p型晶体管，为此，所述端接阻抗206两端的所述输出电压可以为正值且幅值为v1。
[0104]
然而，所述串行流d
0p
可以在一个ui之后从低电压电平转换到高电压电平，从而断开所述晶体管210a。在这种情况下，所述晶体管210a和210b均断开，对应于所述第二并行路径212b的阻抗将非常高。因此，所述多电平多模发射机200在仅所述第一并行路径212a工作且所述晶体管204b导通的情况下以正常模式操作。因此，所述端接阻抗206两端的所述输出电压可以转换为由所述第一电压驱动器204根据所述单数据流d0提供的-v2。
[0105]
在某些实施例中，比率可以大于1。为此，与所述传统多路串行链路发射机100相比，在中等z前光标模式下操作的所述多电平多模发射机200可以提供所述单数据流d0从低电压电平到高电压电平或从高电压电平到低电压电平的更佳信噪比(signal-to-noise，snr)前光标转换；在所述单数据流d0中没有任何转换时，所述多电平多模发射机200在中等阻抗模式下操作。
[0106]
图6a示出了本发明各实施例提供的低z高摆幅模块208c的详细概要功能框图。如图所示，所述低z高摆幅模块208c还可以采用抽头延迟502。所述抽头延迟502可以用于将每路数据延迟n位周期。所述抽头延迟502提供的延迟与所述抽头延迟202a提供的延迟相同。然后，将所述延迟的m路数据流d
ff
(k)转发到所述m
×
1复用器208g，其中，k在1至m之间变化。所述m
×
1复用器208g可以用于将所述m路流d
ff
(k)处理为串行流d
0p
和d
0n
，其中，d
0p
和d
0n
模拟所述单数据流d0。
[0107]
返回图2，然后将所述串行流d
0p
和所述串行流d
0n
转发到所述第二电压驱动器210。在某些实施例中，所述电压驱动器204和210可以类似方式操作。因此，所述第一并行路径212a和所述第二并行路径212b可以具有相同的电阻和延迟。因此，将驱动器输出处的有效电阻减小一半，从而导致所述端接阻抗206两端的电压增加，如以下等式所示：
[0108][0109]
其中，z
term
是所述端接阻抗206，z
tx
是所述电压驱动器204和210的单独阻抗，tx
normal mode
是不具有功能性第二并行路径212b的端接阻抗206两端的正常电压，tx
high-swing mode
是具有功能性第二并行路径212b的端接阻抗206两端的高摆幅电压。
[0110]
图6b和图6c示出了本发明各实施例提供的对应于分别在正常模式和高摆幅模式
下操作的多电平多模发射机200的功能的代表性时序图。如图6b所示，所述时序图对应于假定所述串行流d
0p
已设置为恒定高电压电平状态且所述串行流d
0n
设置为恒定低电压电平状态的正常工作模式。这样，所述晶体管210a和210b断开，从而在所述第二平行路径212b中提供非常高的阻抗。因此，所述端接阻抗206两端的所述输出相对于所述单数据流d0进行反相，最大幅值为tx
normal mode
。
[0111]
如图6c所示，所述时序图对应于高摆幅操作模式，在该模式下，所述串行流d
0p
和所述串行流d
0n
模拟所述单数据流d0。为此，在所述串行流d
0p
、所述串行流d
0n
和所述单数据流d0处于高电压电平状态的持续时间内，所述晶体管204b和210b导通，所述晶体管204a和210a断开。类似地，在所述串行流d
0p
、所述串行流d
0n
和所述单数据流d0处于低电压电平状态的持续时间内，所述晶体管204b和210b断开，所述晶体管204a和210a导通。这样，所述端接阻抗206两端的所述输出相对于所述单数据流d0进行反相，最大幅值为tx
high-swing mode
。应当理解的是，tx
high-swing mode
的值大于tx
normal mode
。
[0112]
图6d示出了本发明各实施例提供的对应于在高摆幅模式下操作的多电平多模发射机200的功能的代表性电压提升。在某些实施例中，所述第一预驱动器202还可以用于提供后光标、前光标或光标补偿。为此，如图6d所示，在高摆幅模式下操作的所述多电平多模发射机200可以用于提升由所述第一预驱动器202提供的后光标、前光标或光标补偿。
[0113]
图7a示出了本发明各实施例提供的低z后光标模块208d的详细概要功能框图。如图7a所示，所述低z后光标模块208d还可以采用抽头延迟602和一组反相器604。所述抽头延迟602可以用于将每路数据延迟n 1位周期。所述抽头延迟602提供的延迟比所述抽头延迟202a提供的延迟多1位。在某些实施例中，所述抽头延迟602可以用于将每路数据延迟n位周期，但是在这种配置中，所述抽头延迟202a可以用于提供n-1位延迟。然后，将所述延迟的m路数据流d
ff
(k)转发到所述一组反相器604，其中k在1至m之间变化。
[0114]
所述一组反相器604可以用于反相所述延迟的m路数据流d
ff
(k)。这样，所述一组反相器604对所述延迟的数据流d
ff
(k)执行not运算。所述一组反相器604的输出是m路流d
p
和m路流dn。所述一组反相器604向所述m
×
1复用器208g提供所述m路流d
p
和所述m路流dn。所述m
×
1复用器208g可以用于将所述m路流d
p
和所述m路流dn分别转换为串行流d
0p
和串行流d
0n
。
[0115]
在某些实施例中，所述串行流d
0p
和所述串行流d
0n
可以相同。然后将所述串行流d
0p
和所述串行流d
0n
转发到所述第二电压驱动器210。进一步地，所述晶体管210a可以用于对所述串行流d
0p
执行操作，使得当所述串行流d
0p
从高电压电平转换到低电压电平或从低电压电平转换到高电压电平时，所述晶体管210a分别导通或断开。类似地，所述晶体管210b可以用于对所述串行流d
0n
执行操作，使得当所述串行流d
0n
从低电压电平转换到高电压电平或从高电压电平转换到低电压电平时，所述晶体管210b分别导通或断开。
[0116]
图7b示出了本发明各实施例提供的对应于在低z后光标模式下操作的多电平多模发射机200的功能的代表性时序图。如图所示，所述时序图对应于根据所述延迟的数据流d
ff
(k)的串行流d
0p
和串行流d
0n
。
[0117]
如前所述，所述抽头延迟602提供的延迟比所述抽头延迟202a提供的延迟多1位。为此，在所述单数据流d0从高电压电平转换到低电压电平或从低电压电平转换到高电压电平之后一个ui内，所述串行流d
0p
、所述串行流d
0n
和所述单数据流d0可以具有相同极性的电压电平。
[0118]
因此，在所述单数据流d0从低电压电平转换到高电压电平之后，所述晶体管204b和210b可以导通，所述晶体管204a和210a可以断开。为此，在一个ui内，所述端接阻抗206两端的所述输出电压可以为负值且幅值为v1。类似地，在所述单数据流d0从高电压电平转换到低电压电平之后，所述晶体管204b和210b可以断开，所述晶体管204a和210a可以导通。为此，在一个ui内，所述端接阻抗206两端的所述输出电压可以为正值且幅值为v1。
[0119]
此外，在所述单数据流d0从高电压电平转换到低电压电平或从低电压电平转换到高电压电平之后一个ui内，所述串行流d
0p
和所述串行流d
0n
可以具有与所述单数据流d0相反的极性的电压电平。为此，如图7b所示，当所述单数据流d0处于高电压电平状态且所述对应的串行流d
0p
和串行流d
0n
处于低电压电平状态时，所述晶体管204b和210a导通，所述晶体管204a和210b断开，从而导致所述第二并行路径212b中呈现低阻抗。
[0120]
由于由所述晶体管204b引起的所述端接阻抗206两端的输出电压可以具有正幅值，而由所述晶体管210a引起的所述端接阻抗206两端的输出电压可以具有负幅值，因此所述端接阻抗206两端的净有效电压减小。在某些实施例中，所述端接阻抗206两端的净有效电压可以为负值且幅值为v3。
[0121]
类似地，当所述单数据流d0处于低电压电平状态且所述对应的串行流d
0p
和串行流d
0n
处于高电压电平状态时，所述晶体管204a和210b导通，所述晶体管204b和210a断开，从而导致所述第二并行路径212b中呈现低阻抗。由于由所述晶体管204a引起的所述端接阻抗206两端的输出电压可以具有负幅值，而由所述晶体管210b引起的所述端接阻抗206两端的输出电压可以具有正幅值，因此所述端接阻抗206两端的净有效电压减小。在某些实施例中，所述端接阻抗206两端的净有效电压可以为正值且幅值为v3。
[0122]
在某些实施例中，比率可以大于或等于4，从而满足后光标提升等于或大于4的ieee 802.3规范要求。为此，与所述传统多路串行链路发射机100相比，在低z后光标模式下操作的所述多电平多模发射机200可以提供所述单数据流d0从低电压电平到高电压电平或从高电压电平到低电压电平的更佳信噪比(signal-to-noise，snr)后光标转换；所述多电平多模发射机200在低阻抗模式下操作。
[0123]
图8a示出了本发明各实施例提供的低z前光标模块208e的详细概要功能框图。如图8a所示，所述低z前光标模块208e还可以采用抽头延迟702和一组反相器704。所述抽头延迟702可以用于将每路数据延迟n-1位周期。所述抽头延迟702提供的延迟比所述抽头延迟202a提供的延迟少1位。在某些实施例中，所述抽头延迟702可以用于将每路数据延迟n位周期，但是在这种配置中，所述抽头延迟202a可以用于提供n 1位延迟。然后，将所述延迟的m路数据流d
ff
(k)转发到所述一组反相器702，其中k在1至m之间变化。
[0124]
所述一组反相器704可以用于反相所述延迟的m路数据流d
ff
(k)。这样，所述一组反相器704对所述延迟的数据流d
ff
(k)执行not运算。所述一组反相器704的输出是m路流d
p
和m路流dn。所述一组反相器704向所述m
×
1复用器208g提供所述m路流d
p
和所述m路流dn。所述m
×
1复用器208g可以用于将所述m路流d
p
和所述m路流dn分别转换为串行流d
0p
和串行流d
0n
。
[0125]
在某些实施例中，所述串行流d
0p
和所述串行流d
0n
可以相同。然后将所述串行流d
0p
和所述串行流d
0n
转发到所述第二电压驱动器210。进一步地，所述晶体管210a可以用于对所述串行流d
0p
执行操作，使得当所述串行流d
0p
从高电压电平转换到低电压电平或从低电压
电平转换到高电压电平时，所述晶体管210a分别导通或断开。类似地，所述晶体管210b可以用于对所述串行流d
0n
执行操作，使得当所述串行流d
0p
从低电压电平转换到高电压电平或从高电压电平转换到低电压电平时，所述晶体管210b分别导通或断开。
[0126]
图8b示出了本发明各实施例提供的对应于在低z前光标模式下操作的多电平多模发射机200的功能的代表性时序图。如图所示，所述时序图对应于根据所述延迟的数据流d
ff
(k)的串行流d
0p
和串行流d
0n
。
[0127]
如前所述，所述抽头延迟702提供的延迟比所述抽头延迟202a提供的延迟少1位。为此，在所述单数据流d0从高电压电平转换到低电压电平或从低电压电平转换到高电压电平之前一个ui内，所述串行流d
0p
、所述串行流d
0n
和所述单数据流d0可以具有相同极性的电压电平。
[0128]
因此，在所述单数据流d0从低电压电平转换到高电压电平之前一个ui内，所述晶体管204a和210a可以导通，所述晶体管204b和210b可以断开。为此，在一个ui内，所述端接阻抗206两端的所述输出电压可以为正值且幅值为v1。类似地，在所述单数据流d0从高电压电平转换到低电压电平之前一个ui内，所述晶体管204a和210a可以断开，所述晶体管204b和210b可以导通。为此，在一个ui内，所述端接阻抗206两端的所述输出电压可以为负值且幅值为v1。
[0129]
此外，在所述单数据流d0从高电压电平转换到低电压电平或从低电压电平转换到高电压电平之后，所述串行流d
0p
和所述串行流d
0n
可以具有与所述单数据流d0相反的极性的电压电平。为此，如图8b所示，当所述单数据流d0处于高电压电平状态且所述对应的串行流d
0p
和串行流d
0n
处于低电压电平状态时，所述晶体管204b和210a导通，所述晶体管204a和210b断开，从而导致所述第二并行路径212b中呈现低阻抗。
[0130]
由于由所述晶体管204b引起的所述端接阻抗206两端的输出电压可以具有正幅值，而由所述晶体管210a引起的所述端接阻抗206两端的输出电压可以具有负幅值，因此所述端接阻抗206两端的净有效电压减小。在某些实施例中，所述端接阻抗206两端的净有效电压可以为负值且幅值为v3。
[0131]
类似地，当所述单数据流d0处于低电压电平状态且所述对应的串行流d
0p
和串行流d
0n
处于高电压电平状态时，所述晶体管204a和210b导通，所述晶体管204b和210a断开，从而导致所述第二并行路径212b中呈现低阻抗。由于由所述晶体管204a引起的所述端接阻抗206两端的输出电压可以具有负幅值，而由所述晶体管210b引起的所述端接阻抗206两端的输出电压可以具有正幅值，因此所述端接阻抗206两端的净有效电压减小。在某些实施例中，所述端接阻抗206两端的净有效电压可以为正值且幅值为v3。
[0132]
在某些实施例中，比率可以大于或等于4，具体取决于所述第一电压驱动器204的阻抗与所述第二电压驱动器210的阻抗的比较。为此，与所述传统多路串行链路发射机100相比，在低z前光标模式下操作的所述多电平多模发射机200可以提供所述单数据流d0从低电压电平到高电压电平或从高电压电平到低电压电平的更佳信噪比(signal-to-noise，snr)前光标转换。
[0133]
图9(现有技术)示出了传统四电平脉冲幅度调制(pulse amplitude modulation，pam)发射机800的概要功能框图，所述传统四电平pam发射机800用于将m路msb数据流和m路
lsb数据流转换为单个高速流并传输所述单个高速数据流以进行进一步操作。所述传统pam4发射机800包括预驱动器802和806、电压驱动器804和808以及端接阻抗810。应当理解的是，可能存在其它元件，但为了易于处理和简单起见，该图中未示出其它元件。
[0134]
如图9a所示，所述预驱动器802和所述电压驱动器804对第一流最高有效位(maximum significant bit，msb)msbd0执行操作，所述预驱动器806和所述电压驱动器808对第二流最低有效位(least significant bit，lsb)lsbd0执行操作。应当理解的是，所述传统pam4发射机800的操作方式与所述传统多路串行链路发射机100类似，并在所述端接阻抗810两端提供电压tx
out
。此外，还应当理解的是，关于pam4操作，所述电压驱动器804具有的晶体管可以是所述电压驱动器808的两倍，因此所述电压驱动器804确保阻抗是所述电压驱动器808的一半。
[0135]
与所述传统多路串行链路发射机100类似，所述传统pam4发射机800在输出电压幅值和电压摆幅等各个方面对发射机的传输效率具有一定的限制。进一步地，在对抗由输入数据流中的前一个符号或后一个符号引起的后光标和前光标符号间干扰方面，所述传统pam4发射机800的传输效率也会降低。
[0136]
图9b示出了本发明各实施例提供的基于多电平的四电平pam发射机900的概要功能框图。如图9b所示，所述基于多电平的四电平pam发射机900包括预驱动器902、906、912和916、电压驱动器904、908、914和918以及端接阻抗910。应当理解的是，可能存在其它元件，但为了易于处理和简单起见，该图中未示出其它元件。
[0137]
在某些实施例中，所述基于多电平的四电平pam发射机900在并行路径中接收第一流msb msbd0和第二流lsb lsbd0。因此，采用所述预驱动器902和所述电压驱动器904的并行路径920a可以用于以传统方式对所述第一流msb msbd0执行操作。然而，采用所述预驱动器906和所述电压驱动器908的并行路径920b可以用于根据所述多电平多模发射机200对所述第二流msb msbd0执行操作，以提供高输出电压摆幅并对抗后光标和前光标符号间干扰。
[0138]
类似地，采用所述预驱动器912和所述电压驱动器914的并行路径920c可以用于以传统方式对所述第二流lsb lsbd0执行操作。然而，采用所述预驱动器916和所述电压驱动器918的并行路径920d可以用于根据所述多电平多模发射机200对所述第二流lsb lsbd0执行操作，以提供高输出电压摆幅并对抗后光标和前光标符号间干扰。
[0139]
图10示出了本发明各实施例提供的涉及多电平多模发射机处理的过程1000的功能流程图。
[0140]
所述过程1000从任务块1002开始，其中，所述多电平多模发射机200用于在第一并行路径中接收m路数据流d
in
。如上所述，采用所述第一预驱动器202和所述第一电压驱动器204的所述第一并行路径212a可以用于接收所述m数据流d
in
。
[0141]
所述过程1000继续执行任务块1004，其中，所述多电平多模发射机200用于在第二并行路径中接收m路数据流d
in
。如上所述，采用所述第二预驱动器208和所述第二电压驱动器210的所述第二并行路径212b可以用于接收所述m数据流d
in
。
[0142]
在任务块1006中，所述多电平多模发射机200用于在所述第一并行路径中处理所述m路数据流d
in
。这样，所述多电平多模发射机200可以将所述m路数据流d
in
转换为单数据流d0，并根据所述数据流d0生成电压。如前所述，所述预驱动器202用于将所述m路数据流转换为所述单数据流d0。进一步地，所述电压驱动器204根据所述数据流d0提供电压。
[0143]
所述过程1000继续执行任务块1008，其中，所述多电平多模发射机200用于在所述第二并行路径中处理所述m路数据流d
in
。这样，所述多电平多模发射机200根据从以下模式中选择至少一种模式来处理所述m路数据流d
in
：中等z后光标模式、中等z前光标模式、低z高摆幅模式、低z后光标模式和低z前光标模式。进一步地，所述多电平多模发射机200将所述m路数据流d
in
转换为单数据流d0，并根据所述数据流d0生成电压。
[0144]
如上所述，采用所述中等z后光标模块208a、中等z前光标模块208b、低z高摆幅模块208c、低z后光标模块208d和低z前光标模块208e的所述第二预驱动器208可以用于根据由所述选择器208f选择的模式来处理所述m路数据流d
in
。进一步地，所述m
×
1复用器208g可以用于将所述m路数据流d
in
处理为所述单数据流d
0p
和d
0n
。所述电压驱动器210根据所述数据流d
0p
和所述数据流d
0n
提供电压。
[0145]
最后，在任务块1010中，所述多电平多模发射机200用于在所述端接阻抗两端提供输出电压。如上所述，所述多电平多模发射机200根据所述电压驱动器204和210的电压在所述端接阻抗两端提供输出电压。
[0146]
因此，借助由所述多电平多模发射机200提供的技术，可以实现可用面积和功率的高效利用，使得可以通过使用高效组件和设计提高包含cmu和多个serde的ic的设计效率。
[0147]
应当理解的是，本文中描述了所述多电平多模发射机200的操作和功能、高输出电压摆幅以及前光标和后光标显著提升，从而提高snr和信号质量。由于在串行转换所述m路数据流之前实现所述前光标提升和后光标提升处理，因此，可以使用以正常速度操作的更简单硬件结构实现所述多电平多模发射机200。
[0148]
此外，与所述传统多路串行链路发射机100的操作相比，在所述中等z后光标模块208a或所述中等z前光标模块208b下操作的所述多电平多模发射机200可以保持具有中等后/前光标提升的信号幅度。进一步地，与所述传统多路串行链路发射机100的操作相比，在所述低z高摆幅模块208c、所述低z后光标模块208d或所述低z前光标模块208e下操作的所述多电平多模发射机200可显著提升信号幅度。
[0149]
应当进一步理解的是，为了简单起见，尽管已将所述多电平多模发射机200的模块和组件描述和示出为离散元件，但可以在不脱离所公开概念的情况下以共享、组合和集成等任何一种或多种形式使用此类模块和组件。
[0150]
应当理解的是，所描述的多电平多模发射机200、组成部件和相关过程的操作和功能可以通过基于硬件的元件、基于软件的元件和基于固件的元件中的任何一个或多个来实现。这种操作替代方案并不以任何方式限制本发明的范围。
[0151]
还应当理解，虽然本文中提出的实施例已经参考特定的特征和结构描述，但很明显，可以在不脱离这些公开内容的情况下进行各种修改和组合。因此，说明书和附图仅被视为所附权利要求书限定的对论述的实现方式或实施例和其原理的说明，并且预期覆盖落入本发明中论述的范围内的任何和所有修改、变化、组合或等同物。