半导体结构的制作方法以及半导体结构与流程

1.本技术涉及半导体领域，具体而言，涉及一种半导体结构的制作方法以及半导体结构。


背景技术：

2.现有的3d nand闪存结构的制造过程中，由于沟道孔中插塞的面积的限制，需在插塞上先形成预备金属导电柱，之后在预备金属导电柱上形成金属导电柱，其中，预备金属导电柱与插塞的接触面为底面，与金属导电柱的接触面为顶面，底面的面积小于顶面的面积，以此来保证金属导电柱与沟道孔的接触面积满足设计要求。
3.在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。


技术实现要素：

4.本技术的主要目的在于提供一种半导体结构的制作方法以及半导体结构，以解决现有技术中3d nand闪存制作过程中，需要在沟道孔的表面上形成预备金属导电柱，造成制作成本较高的问题。
5.为了实现上述目的，根据本技术的一个方面，提供了一种半导体结构的制作方法，包括：形成预备基底结构，所述预备基底结构包括衬底、堆叠结构、栅介电层以及介质材料层，其中，所述堆叠结构位于所述衬底上，所述堆叠结构包括本体结构和位于所述本体结构中的沟道孔，所述本体结构包括交替设置的绝缘介质层和牺牲层，所述栅介电层位于所述沟道孔的内壁上，所述介质材料层位于所述栅介电层的部分表面上，且所述介质材料层的裸露表面低于所述本体结构的远离所述衬底的表面；去除部分的所述栅介电层，使得所述沟道孔的远离所述衬底的部分侧壁裸露，剩余的所述预备基底结构为基底结构，所述沟道孔中未被填充的部分形成凹槽；在所述凹槽中形成插塞；在所述插塞的裸露表面上形成导电柱。
6.可选地，去除部分的所述栅介电层，使得所述沟道孔的远离所述衬底的部分侧壁裸露，包括：采用各项同性刻蚀法刻蚀所述栅介电层，使得所述沟道孔的远离所述衬底的部分侧壁裸露。
7.可选地，所述栅介电层包括沿远离所述沟道孔的侧壁方向依次叠置的电荷阻挡层、电子捕获层、隧穿层以及沟道层，采用各项同性刻蚀法刻蚀所述栅介电层，使得所述沟道孔的远离所述衬底的部分侧壁裸露，包括：向反应腔内依次通入包括氢氟酸的第一刻蚀液和包括四甲基氢氧化铵的第二刻蚀液，以去除部分的所述沟道层，使得部分的所述隧穿层裸露；向所述反应腔内依次通入包括所述氢氟酸的第三刻蚀液、包括磷酸的第四刻蚀液以及所述第三刻蚀液，以依次去除裸露的所述隧穿层、所述电子捕获层以及所述电荷阻挡层，或者控制所述反应腔的温度在55℃-70℃范围内，且向所述反应腔内通入包括氢氟酸的
第五刻蚀液，以依次去除裸露的所述隧穿层、所述电子捕获层以及所述电荷阻挡层。
8.可选地，所述栅介电层包括沿远离所述沟道孔的侧壁方向依次层叠的电荷阻挡层、电子捕获层、隧穿层以及沟道层，采用各项同性刻蚀法刻蚀所述栅介电层，使得所述沟道孔的远离所述衬底的部分侧壁裸露，包括：向反应腔内通入包括氯化氢和/或者氯气的第一刻蚀气体，以去除部分的所述沟道层，使得部分的所述隧穿层裸露；向所述反应腔内通入包括碳氟化合物的第二刻蚀气体，以依次去除裸露的所述隧穿层、所述电子捕获层以及所述电荷阻挡层。
9.可选地，形成预备基底结构，包括：提供所述衬底；在所述衬底上形成预备堆叠结构，所述预备堆叠结构包括交替设置的所述绝缘介质层和所述牺牲层；在所述预备堆叠结构内形成贯穿至所述衬底的所述沟道孔；在所述沟道孔中依次形成所述栅介电层以及所述介质材料层。
10.可选地，在所述沟道孔中依次形成所述栅介电层以及介质材料层，包括：在所述沟道孔的裸露表面上形成所述栅介电层；在所述栅介电层的部分裸露表面上形成预备介质材料层；采用各项异性刻蚀法刻蚀去除部分所述预备介质材料层，使得剩余的所述预备介质材料层的裸露表面低于所述本体结构的远离所述衬底的表面，剩余的所述预备介质材料层形成所述介质材料层。
11.可选地，在所述预备堆叠结构内形成贯穿至所述衬底的所述沟道孔之后，在所述沟道孔中依次形成所述栅介电层以及所述介质材料层之前，所述方法还包括：在所述沟道孔的底部形成外延层。
12.根据本技术的另一方面，提供了一种半导体结构，所述半导体结构采用任一种所述的制作方法形成。
13.根据本技术的再一方面，提供了一种半导体结构，包括基底结构、插塞以及导电柱，其中，所述基底结构包括衬底、堆叠结构、栅介电层以及介质材料层，其中，所述堆叠结构位于所述衬底上，所述堆叠结构包括本体结构和位于所述本体结构中的沟道孔，所述本体结构包括交替设置的绝缘介质层和牺牲层，所述栅介电层位于所述沟道孔的底部以及部分侧壁上，所述介质材料层位于所述栅介电层的部分表面上；所述插塞位于凹槽中，所述凹槽为所述沟道孔中未被填充的部分；所述导电柱位于所述插塞的表面上。
14.可选地，所述栅介电层包括沿远离所述沟道孔的侧壁方向依次叠置的电荷阻挡层、电子捕获层、隧穿层以及沟道层。
15.应用本技术的技术方案，所述的半导体结构的制作方法中，首先形成预备基底结构，所述预备基底结构包括衬底、位于所述衬底上的堆叠结构、栅介电层以及介质材料层，所述堆叠结构包括本体结构和位于所述本体结构中的沟道孔，所述栅介电层位于所述沟道孔的内壁上，所述介质材料层位于所述栅介电层的部分表面上；然后，去除部分的所述栅介电层，使得所述沟道孔的开口处的部分侧壁裸露，剩余的所述预备基底结构形成基底结构，所述沟道孔中未被填充的部分为凹槽；之后，在所述凹槽中形成插塞；最后，在所述插塞的裸露表面上形成导电柱。本技术的所述方法，在所述沟道孔中形成所述插塞前，先去除所述沟道孔的部分侧壁上的栅介电层，使得所述沟道孔的部分侧壁裸露，这样使得所述沟道孔的远离衬底的开口直径较大，保证了填充至所述沟道孔中的所述插塞的上表面(远离所述衬底的表面)的面积较大，且所述上表面的面积大于所述插塞的下表面(靠近所述衬底的表
面)的面积，从而保证了所述导电柱与所述插塞的接触面积较大，这样无需在沟道孔的表面上形成预备金属导电柱，解决了现有技术中3d nand闪存制作过程中，需要在沟道孔的表面上形成预备金属导电柱，造成制作成本较高的问题，保证了3d nand闪存结构的制作成本较低。并且，相比现有技术，本技术的所述方法简化了所述导电柱的制作工艺。
附图说明
16.构成本技术的一部分的说明书附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
17.图1示出了根据本技术的实施例的半导体结构的制作方法生成的流程示意图；
18.图2至图5分别示出了根据本技术的实施例的半导体结构的制作方法得到的各结构示意图。
19.其中，上述附图包括以下附图标记：
20.100、衬底；101、介质材料层；102、绝缘介质层；103、牺牲层；104、凹槽；105、插塞；106、导电柱；107、电荷阻挡层；108、电子捕获层；109、隧穿层；110、沟道层；111、栅介电层；112、本体结构；113、外延层。
具体实施方式
21.应该指出，以下详细说明都是例示性的，旨在对本技术提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本技术所属技术领域的普通技术人员通常理解的相同含义。
22.需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本技术的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
23.应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
24.正如背景技术所介绍的，现有技术中3d nand闪存制作过程中，插塞的顶表面面积较小，在其上方形成电柱时，导电柱与插塞之间的对准精度要求较高，容易出现对准偏离而造成导电柱与插塞之间不接触，最终导致半导体器件的电性故障，因此需要在插塞的顶表面上设置预备金属导电柱，使其具备较大的顶表面，来给导电柱提供较大的接触面积范围，以防止导电柱与插塞之间断路。由于上述过程引入了预备金属导电柱的制备，造成制作成本较高，为了解决如上问题，本技术提出了一种半导体结构的制作方法以及半导体结构。
25.根据本技术的一种典型的实施例，如图1所示，提供了一种半导体结构的制作方法，包括如下步骤：
26.步骤s101，形成预备基底结构，如图2所示，上述预备基底结构包括衬底100、堆叠结构、栅介电层111以及介质材料层101，其中，上述堆叠结构位于上述衬底100上，上述堆叠结构包括本体结构112和位于上述本体结构112中的沟道孔，上述本体结构112包括交替设
置的绝缘介质层102和牺牲层103，上述栅介电层111位于上述沟道孔的内壁上，上述介质材料层101位于上述栅介电层111的部分表面上，且上述介质材料层101的裸露表面低于上述本体结构112的远离上述衬底的表面；
27.步骤s102，去除部分的上述栅介电层111，使得上述沟道孔的远离上述衬底的部分侧壁裸露，剩余的上述预备基底结构为基底结构，如图4所示，上述沟道孔中未被填充的部分形成凹槽104；
28.步骤s103，在上述凹槽104中形成插塞105；
29.步骤s104，在上述插塞105的裸露表面上形成导电柱106，得到如图5所示的结构。
30.上述的半导体结构的制作方法中，首先形成预备基底结构，上述预备基底结构包括衬底、位于上述衬底上的堆叠结构、栅介电层以及介质材料层，上述堆叠结构包括本体结构和位于上述本体结构中的沟道孔，上述栅介电层位于上述沟道孔的内壁上，上述介质材料层位于上述栅介电层的部分表面上；然后，去除部分的上述栅介电层，使得上述沟道孔的开口处的部分侧壁裸露，剩余的上述预备基底结构形成基底结构，上述沟道孔中未被填充的部分为凹槽；之后，在上述凹槽中形成插塞；最后，在上述插塞的裸露表面上形成导电柱。本技术的上述方法，在上述沟道孔中形成上述插塞前，先去除上述沟道孔的部分侧壁上的栅介电层，使得上述沟道孔的部分侧壁裸露，这样使得上述沟道孔的远离衬底的开口直径较大，保证了填充至上述沟道孔中的上述插塞的上表面(远离上述衬底的表面)的面积较大，且上述上表面的面积大于上述插塞的下表面(靠近上述衬底的表面)的面积，从而保证了上述导电柱与上述插塞的接触面积较大，这样无需在沟道孔的表面上形成预备金属导电柱，解决了现有技术中3d nand闪存制作过程中，需要在沟道孔的表面上形成预备金属导电柱，造成制作成本较高的问题，保证了3d nand闪存结构的制作成本较低。并且，相比现有技术，本技术的上述方法简化了上述导电柱的制作工艺。
31.在实际的应用过程中，如图2所示，上述预备基底结构中，上述栅介电层111还可以覆盖上述本体结构112的远离上述衬底的表面。
32.在实际的应用过程中，本领域技术人员可以采用现有技术中任意可行的方法去除部分的上述栅介电层，为了进一步地保证对部分的上述栅介电层的去除效果较好，进而进一步地保证刻蚀后上述沟道孔的远离上述衬底的开口直径较大，根据本技术的一种具体的实施例，去除部分的上述栅介电层，使得上述沟道孔的远离上述衬底的部分侧壁裸露，包括：采用各项同性刻蚀法刻蚀上述栅介电层，使得上述沟道孔的远离上述衬底的部分侧壁裸露。通过各向同性以及高选择比可以定量去除部分的上述栅介电层。
33.本技术的栅介电层可以为现有技术中任何可行的栅介电层，本领域技术人员可以根据实际情况选择合适的栅介电层。根据本技术的另一种具体的实施例，如图2至图4所示，上述栅介电层包括沿远离上述沟道孔的侧壁方向依次叠置的电荷阻挡层107、电子捕获层108、隧穿层109以及沟道层110，即沿靠近上述沟道孔的侧壁方向依次叠置了多晶硅-氧化物-氮化硅-氧化物(poly-oxide-nitride-oxide，pono)的堆叠结构，采用各项同性刻蚀法刻蚀上述栅介电层，使得上述沟道孔的远离上述衬底的部分侧壁裸露，包括：向反应腔内依次通入包括氢氟酸的第一刻蚀液和包括四甲基氢氧化铵的第二刻蚀液，以去除部分的上述沟道层110，使得部分的上述隧穿层裸露，得到如图3所示的结构；向上述反应腔内依次通入包括上述氢氟酸的第三刻蚀液、包括磷酸的第四刻蚀液以及上述第三刻蚀液，以依次去除
裸露的上述隧穿层109、上述电子捕获层108以及上述电荷阻挡层107，或者控制上述反应腔的温度在55℃-70℃范围内，且向上述反应腔内通入包括氢氟酸的第五刻蚀液，以依次去除裸露的上述隧穿层109、上述电子捕获层108以及上述电荷阻挡层107，得到如图4所示的结构。上述方法通过湿法刻蚀工艺依次去除部分上述沟道层、部分上述隧穿层、部分上述电子捕获层以及部分上述电荷阻挡层，进一步地保证了上述沟道孔的远离衬底的开口直径较大，进而进一步地保证了后续填充进上述沟道孔的插塞的上表面的面积较大，可以直接在上述插塞的上表面形成上述导电柱，从而进一步地节约了成本。
34.具体地，上述实施例中，先通过上述第一刻蚀液去除部分的上述沟道层表面的自然氧化层，然后通过上述第二刻蚀液去除部分的上述沟道层，使得部分的上述隧穿层裸露。通过上述第三刻蚀液，刻蚀去除裸露的上述隧穿层，以使得部分的上述电子捕获层裸露；通过上述第四刻蚀液，刻蚀去除裸露的上述电子捕获层，使得部分的上述电荷阻挡层裸露；最后通过上述第三刻蚀液去除裸露的上述电荷阻挡层，使得上述沟道孔的开口处的部分侧壁裸露。在实际的应用过程中，本领域技术人员可以通过调整上述氢氟酸、上述四甲基氢氧化铵以及上述磷酸的浓度，实现不同的刻蚀选择比。
35.本技术的栅介电层可以为现有技术中任何可行的栅介电层，本领域技术人员可以根据实际情况选择合适的栅介电层。根据本技术的再一种具体的实施例，如图2至图4所示，上述栅介电层包括沿远离上述沟道孔的侧壁方向依次叠置的电荷阻挡层107、电子捕获层108、隧穿层109以及沟道层110，即沿靠近上述沟道孔的侧壁方向依次叠置了多晶硅-氧化物-氮化硅-氧化物(poly-oxide-nitride-oxide，pono)的堆叠结构，采用各项同性刻蚀法刻蚀上述栅介电层，使得上述沟道孔的远离上述衬底的部分侧壁裸露，包括：向反应腔内通入包括氯化氢和/或者氯气的第一刻蚀气体，以去除部分的上述沟道层110，使得部分的上述隧穿层裸露，得到如图3所示的结构；向上述反应腔内通入包括碳氟化合物的第二刻蚀气体，以依次去除裸露的上述隧穿层109、上述电子捕获层108以及上述电荷阻挡层107，得到如图4所示的结构。上述方法通过气体刻蚀工艺依次去除部分的上述沟道层、部分的上述隧穿层、部分的上述电子捕获层以及部分的上述电荷阻挡层，进一步地保证了上述沟道孔的远离衬底的开口直径较大，进而进一步地保证了后续填充进上述沟道孔的插塞的上表面的面积较大，可以直接在上述插塞的上表面形成上述导电柱，从而进一步地节约了成本。
36.在实际的应用过程中，本领域技术人员可以通过调整上述氯化氢、上述氯气以及上述碳氟化合物的浓度，实现不同的刻蚀选择比。
37.具体地，现有的插塞的孔径d1＝d
ch-2t
ono
，而采用本技术的上述方法得到的插塞的孔径d2＝d
ch
。其中，d
ch
为上述沟道孔远离上述衬底的一侧的孔径，t
ono
为上述电荷阻挡层、上述电子捕获层以及上述隧穿层的厚度之和。
38.需要说明的是，上述沟道层为较薄的沿竖直方向延伸的层状结构，导电柱难以与之连接，通过设置插塞与上述沟道层的顶端连接，上述插塞作为一个连接载体，实现了上述导电柱与上述沟道层之间的电连接，上述导电柱用作上述插塞与导线层之间的连接载体。
39.本技术的又一种具体的实施例中，如图2上述，形成预备基底结构，包括：提供上述衬底100；在上述衬底100上形成预备堆叠结构，上述预备堆叠结构包括交替设置的上述绝缘介质层102和上述牺牲层103；在上述预备堆叠结构内形成贯穿至上述衬底100的上述沟道孔；在上述沟道孔中依次形成上述栅介电层111以及上述介质材料层101。上述预备基底
结构为后续的工艺提供了结构基础，方便了后续工艺的实现。
40.需要说明的是，上述形成预备基底结构的实施方式中的各步骤均可以采用现有技术中的可行的方式实施。上述预备基底结构中的衬底可以根据器件的实际需求进行选择，可以包括硅衬底、锗衬底、硅锗彻底、soi衬底或者goi衬底，还可以为现有技术中可行的其他衬底。
41.上述绝缘介质层和上述牺牲层也可以采用现有技术中常规的材料，比如上述绝缘介质层为二氧化硅层，牺牲层为氮化硅层。具体地，上述刻蚀形成沟道孔的过程可以采用硬掩膜层掩蔽的方式进行刻蚀。当然，这些结构层的材料还可以替换为其他的合适的材料，此处就不再赘述了。
42.上述的这些结构层可由经由分子束外延(mbe)、原子层沉积(ald)、金属有机化学气相沉积(mocvd)、金属有机气相外延(movpe)、氢化物气相外延(hvpe)和/或其它公知的晶体生长工艺中的一种或多种形成。具体的一种实施例中，采用原子层沉积技术生长上述的结构层，可以得到较为平坦且均匀的上述结构层。
43.根据本技术的另一种具体的实施例，如图2上述，在上述沟道孔中依次形成上述栅介电层以及介质材料层，包括：在上述沟道孔的裸露表面上形成上述栅介电层111；在上述栅介电层111的部分裸露表面上形成预备介质材料层；采用各项异性刻蚀法刻蚀去除部分上述预备介质材料层，使得剩余的上述预备介质材料层的裸露表面低于上述本体结构的远离上述衬底的表面，剩余的上述预备介质材料层形成上述介质材料层101。
44.在实际的应用过程中，为了保证上述半导体结构的性能较好，上述介质材料层的远离上述衬底的表面为平面，这样可以缓解现有技术中上述介质材料层的远离上述衬底的表面为u型会产生寄生电容以及漏电等问题。本领域技术人员可以根据上述预备介质材料层的具体材料来确定对应的刻蚀气体以及对应的工艺参数，来形成上述介质材料层。
45.一种具体的实施例中，上述介质材料层为二氧化硅层。上述插塞为多晶硅插塞。当然，上述插塞的材料并不限于上述的多晶硅，其材料还可以为金属材料。
46.在实际的应用过程中，在上述预备堆叠结构内形成贯穿至上述衬底的上述沟道孔之后，在上述沟道孔中依次形成上述栅介电层以及上述介质材料层之前，上述方法还包括：在上述沟道孔的底部形成外延层113，如图2所示。
47.本技术的再一种具体的实施例中，上述外延层可以设置为穿过最靠近上述衬底的一个上述牺牲层和最靠近衬底的两个上述绝缘介质层。
48.具体地，在形成上述预备基底结构之后，上述方法还包括：形成贯穿上述本体结构至上述衬底中的栅极线狭缝，上述栅极线狭缝位于上述沟道孔的一侧；通过上述栅极线狭缝将上述牺牲层置换为栅极层。
49.根据本技术的另一种典型的实施例，还提供了一种半导体结构，上述半导体结构采用任一种上述的制作方法形成。
50.上述的半导体结构为采用任一种上述的方法得到的，上述方法在上述沟道孔中形成上述插塞前，先去除上述沟道孔的部分侧壁上的栅介电层，使得上述沟道孔的部分侧壁裸露，这样使得上述沟道孔的远离衬底的开口直径较大，保证了填充至上述沟道孔中的上述插塞的上表面(远离上述衬底的表面)的面积较大，且上述上表面的面积大于上述插塞的下表面(靠近上述衬底的表面)的面积，从而保证了上述导电柱与上述插塞的接触面积较
大，这样无需在沟道孔的表面上形成预备金属导电柱，解决了现有技术中3d nand闪存制作过程中，需要在沟道孔的表面上形成预备金属导电柱，造成制作成本较高的问题，保证了上述半导体结构的制作成本较低。
51.根据本技术的再一种典型的实施例，还提供了一种半导体结构，如图5所示，上述半导体结构包括基底结构、插塞105以及导电柱106，其中，上述基底结构包括衬底100、堆叠结构、栅介电层111以及介质材料层101，其中，上述堆叠结构位于上述衬底100上，上述堆叠结构包括本体结构112和位于上述本体结构112中的沟道孔，上述本体结构112包括交替设置的绝缘介质层102和牺牲层103，上述栅介电层111位于上述沟道孔的底部以及部分侧壁上，上述介质材料层101位于上述栅介电层111的部分表面上；上述插塞105位于凹槽中，上述凹槽为上述沟道孔中未被填充的部分；上述导电柱106位于上述插塞105的表面上。
52.上述的半导体结构包括基底结构、插塞以及位于上述插塞的表面上的导电柱，上述基底结构包括衬底、堆叠结构、栅介电层以及介质材料层，上述堆叠结构位于上述衬底上，上述堆叠结构包括本体结构和位于上述本体结构中的沟道孔，上述栅介电层位于上述沟道孔的底部以及部分侧壁上，上述介质材料层位于上述栅介电层的部分表面上，上述沟道孔中未被填充的部分为上述凹槽；上述插塞位于上述凹槽中。上述半导体结构中，上述沟道孔的远离衬底的开口直径较大，保证了填充至上述沟道孔中的上述插塞的上表面(远离上述衬底的表面)的面积较大，且上述上表面的面积大于上述插塞的下表面(靠近上述衬底的表面)的面积，从而保证了上述导电柱与上述插塞的接触面积较大，这样无需在沟道孔的表面上形成预备金属导电柱，解决了现有技术中3d nand闪存制作过程中，需要在沟道孔的表面上形成预备金属导电柱，造成制作成本较高的问题，保证了上述半导体结构的制作成本较低。
53.本技术的一种具体的实施例中，如图5所示，上述栅介电层111包括沿远离上述沟道孔的侧壁方向依次叠置的电荷阻挡层107、电子捕获层108、隧穿层109以及沟道层110。
54.根据本技术的另一种具体的实施例，如图5所示，上述半导体结构还包括外延层113，上述外延层113位于上述沟道孔的底部。
55.另一种具体的实施例中，通过将上述牺牲层置换为栅极层，得到置换后的上述半导体结构，交替叠置的上述绝缘介质层以及上述栅极层形成层叠结构。上述栅极层的材料可以为现有技术中任意可行的金属材料，一种具体的实施例中，上述栅极层的材料为钨。
56.从以上的描述中，可以看出，本技术上述的实施例实现了如下技术效果：
57.1)、本技术上述的半导体结构的制作方法中，首先形成预备基底结构，上述预备基底结构包括衬底、位于上述衬底上的堆叠结构、栅介电层以及介质材料层，上述堆叠结构包括本体结构和位于上述本体结构中的沟道孔，上述栅介电层位于上述沟道孔的内壁上，上述介质材料层位于上述栅介电层的部分表面上；然后，去除部分的上述栅介电层，使得上述沟道孔的开口处的部分侧壁裸露，剩余的上述预备基底结构形成基底结构，上述沟道孔中未被填充的部分为凹槽；之后，在上述凹槽中形成插塞；最后，在上述插塞的裸露表面上形成导电柱。本技术的上述方法，在上述沟道孔中形成上述插塞前，先去除上述沟道孔的部分侧壁上的栅介电层，使得上述沟道孔的部分侧壁裸露，这样使得上述沟道孔的远离衬底的开口直径较大，保证了填充至上述沟道孔中的上述插塞的上表面(远离上述衬底的表面)的面积较大，且上述上表面的面积大于上述插塞的下表面(靠近上述衬底的表面)的面积，从
而保证了上述导电柱与上述插塞的接触面积较大，这样无需在沟道孔的表面上形成预备金属导电柱，解决了现有技术中3d nand闪存制作过程中，需要在沟道孔的表面上形成预备金属导电柱，造成制作成本较高的问题，保证了3d nand闪存结构的制作成本较低。并且，相比现有技术，本技术的上述方法简化了上述导电柱的制作工艺。
58.2)、本技术上述的半导体结构为采用任一种上述的方法得到的，上述方法在上述沟道孔中形成上述插塞前，先去除上述沟道孔的部分侧壁上的栅介电层，使得上述沟道孔的部分侧壁裸露，这样使得上述沟道孔的远离衬底的开口直径较大，保证了填充至上述沟道孔中的上述插塞的上表面(远离上述衬底的表面)的面积较大，且上述上表面的面积大于上述插塞的下表面(靠近上述衬底的表面)的面积，从而保证了上述导电柱与上述插塞的接触面积较大，这样无需在沟道孔的表面上形成预备金属导电柱，解决了现有技术中3d nand闪存制作过程中，需要在沟道孔的表面上形成预备金属导电柱，造成制作成本较高的问题，保证了上述半导体结构的制作成本较低。
59.3)、本技术上述的半导体结构包括基底结构、插塞以及位于上述插塞的表面上的导电柱，上述基底结构包括衬底、堆叠结构、栅介电层以及介质材料层，上述堆叠结构位于上述衬底上，上述堆叠结构包括本体结构和位于上述本体结构中的沟道孔，上述栅介电层位于上述沟道孔的底部以及部分侧壁上，上述介质材料层位于上述栅介电层的部分表面上，上述沟道孔中未被填充的部分为上述凹槽；上述插塞位于上述凹槽中。上述半导体结构中，上述沟道孔的远离衬底的开口直径较大，保证了填充至上述沟道孔中的上述插塞的上表面(远离上述衬底的表面)的面积较大，且上述上表面的面积大于上述插塞的下表面(靠近上述衬底的表面)的面积，从而保证了上述导电柱与上述插塞的接触面积较大，这样无需在沟道孔的表面上形成预备金属导电柱，解决了现有技术中3d nand闪存制作过程中，需要在沟道孔的表面上形成预备金属导电柱，造成制作成本较高的问题，保证了上述半导体结构的制作成本较低。
60.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。