一种地址快速读出电路及读出方法与流程

1.本发明涉及电路设计技术领域，尤其涉及一种地址快速读出电路及读出方法。


背景技术：

2.地址读出电路是信息检测常用电路，用于获取图像、粒子轨迹等阵列的位置信息。传感器阵列被击中后，经过模拟电路放大、成形等操作后将击中信息传入数字电路，其击中位置信息经数字电路通过多级编码，获得对应地址，并在外围电路的控制下进行读出。随着医学成像、粒子探测等领域对位置信息的精度要求越来越高，阵列规模越来越大，传统地址读出电路结构的读出时间与面积大小难以达到要求，导致地址信息缺失，必须通过电路设计加快读出速度。文献1“c.young lee,c.won kim,h.im,s.youn kim and m.song,"a low power priority encoding technique with address-encoder and reset-decoder for an improved hierarchical asynchronous detector,"201815th international conference on synthesis,modeling,analysis and simulation methods and applications to circuit design(smacd),2018,pp.289-292.”中包含了一种分级地址编码读出电路。编码过程请参阅图1，复位时，复位信号根据电路层级逐级传输，sync用于同步操作，当某一像素被击中时，通过或运算快速得到valid信号，作为读出开始标志传入下一级电路，逐级进行编码。16位像素编码过程请参阅图2，每四个像素为一组进行4-2编码，获得低位编码地址后向下一级传递，再次编码获得高位地址。读取期间，由select信号进行地址读取控制，读取完成后立刻重置命中标志进行下一次读取操作。
3.现有地址读出方式的主要缺点是：当阵列达到一定规模时，编码电路的级数增大。例如：若一个阵列有1024个通道需要读出地址信息，按现有方法需要五级电路进行地址读出，传播路径复杂，需要较多的时间进行地址传播，影响电路工作频率。并且在深亚微米工艺下，复杂的线路会使布局布线难度进一步增加。


技术实现要素：

4.为了克服上述现有技术的缺点，本发明的主要目的在于提供一种可以解决上述技术问题的地址快速读出电路。
5.为达到上述目的，本发明采用以下技术方案，一种地址快速读出电路，包括多组通道，每组通道电路连接结构相同；
6.每组通道内部均集成地址控制寄存器与上拉下拉单元，每组通道内部中的上拉下拉单元配置不同，每组所述通道内的通道击中信号经运算后作为本组片选信号传输至下级编码电路，下级编码电路以相同方式逐级传输片选信号；
7.每组所述通道设置三态缓冲器作为控制开关，所述三态缓冲器控制地址数据输出状态，控制锁存器锁存击中信号及控制三态缓冲器开闭状态。
8.进一步地，所述上拉下拉单元在复位时，配置地址数据，复位后，各地址对应值保持不变。
9.进一步地，所述通道在进行输出时，表示该通道对应的像素点被击中，多个所述像素点组成阵列，根据阵列大小与通道总数，设置通道内上拉下拉单元配置位数为x位，代表数据地址的低x位。
10.进一步地，根据地址对通道进行分组，每组固定2
x
个通道。
11.进一步地，整体电路总级数计算公式：
[0012][0013]
其中n为电路总级数，k为通道总数。
[0014]
进一步地，所述阵列的像素点的数量除以所得数值不为4的倍数，则采取向下取整的方式获得总级数，不对高两位地址进行编码。
[0015]
进一步地，每组所述通道内的各级电路均由不同数量的4-2编码器构成，并获取两位地址。
[0016]
为了实现上述目的以及其他相关目的，本发明提供一种地址快速读出电路的读出方法，包括以下步骤：
[0017]
复位时由通道内上拉下拉单元对地址进行配置，每组各通道内地址寄存器按二进制方式编码；
[0018]
每组内各通道击中信号经过或运算传入下级电路作为片选信号进一步编码，下级电路将该片选信号作为本级击中信号经或门再次向下逐级传输，直到最后一级电路，最后一级输出击中标志；
[0019]
低位地址读出与高位地址编码并行操作，每组通道的每级电路均输出部分地址，组成击中地址；
[0020]
由控制锁存器锁存击中信息及控制三态缓冲器读出开关，即未击中时输出高阻态，击中时输出输出上拉下拉单元对应数值作为低位地址传至外围电路，保证某一击中生效时，只有一个通道向总线输出数据；
[0021]
使用电流镜驱动电路将整合后的低、高位地址进行输出至地址总线，用地址信号控制电流镜驱动电路的状态。
[0022]
与现有技术相比较，本发明可以：
[0023]
1)将地址寄存器与上拉下拉单元集成在通道中，使得地址读出电路与通道数目基本无关，通道内电路简单易于实现，各组通道电路固定且相同，易于阵列的扩展；
[0024]
2)电路级数较少，信号传播速度快，读出电路可以达到更高的工作频率，在多通道、大阵列的应用情况下读出电路的面积得到有效改善；
[0025]
3)各地址读出通道电流镜驱动电路共用，减少功耗。
[0026]
4)对于小规模电路或者具有一定规模但是对通道内面积要求不高的电路中可仅使用一个一级低位地址读出电路进行地址读出，能够达到最快的读出速度。
附图说明
[0027]
附图1是背景技术中分级地址编码电路编码复位模块内部连接方式；
[0028]
附图2是背景技术中16bit分级地址编码电路级间连接方式；
[0029]
附图3是本发明中固定6bit地址寄存器地址快速读出方式；
[0030]
附图4是本发明中低位地址读出电路内部连接方式；
[0031]
附图5是本发明中通道内地址位具体实现方式；
[0032]
附图6是4-2编码器具体实现方式；
[0033]
附图7是电流镜驱动控制电路。
具体实施方式
[0034]
下面结合附图和实施方式对本发明作进一步说明。
[0035]
实施例1
[0036]
本实施例提供一种地址快速读出电路，包括多组通道，每组通道电路连接结构相同；
[0037]
每组通道内部均集成地址控制寄存器与上拉下拉单元，每组通道内部中的上拉下拉单元配置不同，每组通道内的通道击中信号经运算后作为本组片选信号传输至下级编码电路，下级编码电路以相同方式逐级传输片选信号；
[0038]
每组通道设置三态缓冲器作为控制开关，三态缓冲器控制地址数据输出状态，控制锁存器锁存击中信号及控制三态缓冲器开闭状态。
[0039]
本实施例中，上拉下拉单元在复位时，配置地址数据，复位后，各地址对应值保持不变。
[0040]
进一步地，通道在进行输出时，表示该通道对应的像素点被击中，多个像素点组成阵列，根据阵列大小与通道总数，设置通道内上拉下拉单元配置位数为x位，代表数据地址的低x位。
[0041]
具体的，本实施例中，根据地址对通道进行分组，每组固定2
x
个通道。
[0042]
进一步地，整体电路总级数计算公式：
[0043][0044]
其中n为电路总级数，k为通道总数。
[0045]
进一步地，阵列的像素点数量除以所得数值不为4的倍数，则采取向下取整的方式获得总级数，不对高两位地址进行编码。
[0046]
进一步地，每组通道内的各级电路均由不同数量的4-2编码器构成，并获取两位地址。
[0047]
为了实现上述目的以及其他相关目的，本发明提供一种地址快速读出电路的读出方法，包括以下步骤：
[0048]
步骤1、复位时由通道内上拉下拉单元对地址进行配置，每组各通道内地址寄存器按二进制方式编码；
[0049]
步骤2、每组内各通道击中信号经过或运算传入下级电路作为片选信号进一步编码，下级电路将该片选信号作为本级击中信号经或门再次向下逐级传输，直到最后一级电路，最后一级输出击中标志；
[0050]
步骤3、低位地址读出与高位地址编码并行操作，每组通道的每级电路均输出部分地址，组成击中地址；
[0051]
步骤4、由控制锁存器锁存击中信息及控制三态缓冲器读出开关，即未击中时输出
b1000-》2’b11。
[0069]
实施例6
[0070]
请参阅附图7，本发明使用电流镜驱动电路避免了地址读出时的总线竞争问题。电流镜驱动电路增强了地址输出时电路的驱动能力，并且采用nmos管作为开关由地址信号对输出通道进行控制，可以防止读出无效数据。
[0071]
由于每个通道均有击中的可能，所以电流产生电路应与每个通道相连，共用一个电流镜驱动电路。
[0072]
未击中时，所有nmos开关均处于关闭状态，不允许任何数据输出至地址总线。击中时，对应地址信号传至nmos开关打开该通道对应地址线，输出至地址总线。
[0073]
本实施例适用于同一时刻仅有一个通道被击中的情况，如果由于延时等原因产生同时击中的情况，随机获得某一地址，舍弃其他地址。
[0074]
若要完成同一时刻多通道同时击中电路地址读出，对击中信号添加优先级逻辑，使其按优先级读出即可。
[0075]
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
[0076]
以上实施例仅仅是对本发明的举例说明，并不构成对本发明的保护范围的限制，凡是与本发明相同或相似的设计均属于本发明的保护范围之内。