一种通过PCIE管理PHY设备的方法和装置与流程

一种通过pcie管理phy设备的方法和装置
技术领域
1.本发明涉及交互机领域，更具体地，特别是指一种通过pcie管理phy设备的方法、系统、设备和存储介质。


背景技术：

2.cpld(complex programmable logic device，复杂可编程逻辑器件)/fpga(field programmable gate array，现场可编程门阵列)是半定制的专用集成电路，具有灵活编程、快速响应、集成度高等系列优点，在前期开发验证及控制应用领域得到越来越广泛的应用。在交换机系统中，主要通过cpld做系统的控制，如整机的上下电控制、双bios(basic input/output system，基本输入/输出系统)启动控制、串口切换控制等；主要通过fpga进行数据平面的管理，包括iic设备的管理控制、phy(physical layer，物理层协议)设备的管理控制、交换芯片等管理。对于交换机系统，高速数据通信是重要组成部分，因此fpga在交换机系统的数据交互领域占有重要作用。
3.phy设备管理是交换机管理的重要组成部分，通用设计中cpu通过pcie(peripheral component interface express，总线和接口标准)直接访问交换芯片，交换芯片经过处理输出一路mdc/mdio(串行总线接口)，然后经过mux(multiplexer，多路复用器)串行扩展多路mdc/mdio实现phy的管理控制。这种传统的实现方式，由于交换芯片只能输出一路mdc/mdio，因此限制了cpu对phy的访问速度；另外，mux的使用增加了硬件成本与布局压力。


技术实现要素：

4.有鉴于此，本发明实施例的目的在于提出一种通过pcie管理phy设备的方法、系统、计算机设备及计算机可读存储介质，本发明中cpu通过高速pcie访问fpga，通过fpga协议转化将pcie转化为mdc/mdio，fpga通过mdc/mdio master(控制器)对phy设备的管理。
5.基于上述目的，本发明实施例的一方面提供了一种通过pcie管理phy设备的方法，包括如下步骤：在fpga中配置pcie终端，建立所述pcie终端和cpu中pcie根端点之间的通信；在fpga中配置驱动串行管理接口控制器的寄存器，并建立所述pcie终端与所述寄存器之间的通信；在fpga中配置多个所述串行管理接口控制器的时序控制，并建立所述串行管理接口控制器和对应phy设备的通信；以及响应于接收到cpu发出的命令，通过所述pcie终端将所述命令传送到所述寄存器中，并通过所述寄存器根据所述命令控制对应的串行管理接口控制器以对phy设备进行相应操作。
6.在一些实施方式中，所述在fpga中配置驱动串行管理接口控制器的寄存器包括：通过设置所述串行管理接口控制器的配置寄存器的数值以确定所述串行管理接口控制器的操作模式与操作地址信息。
7.在一些实施方式中，所述在fpga中配置驱动串行管理接口控制器的寄存器包括：通过设置所述串行管理接口控制器的地址寄存器的数值以确定对应的phy设备的寄存器地
址。
8.在一些实施方式中，所述在fpga中配置驱动串行管理接口控制器的寄存器包括：通过设置所述串行管理接口控制器的控制及状态指示寄存器以设置串行管理接口的频率、phy设备的中断和phy设备的状态指示。
9.本发明实施例的另一方面，提供了一种通过pcie管理phy设备的系统，包括：pcie模块，配置用于在fpga中配置pcie终端，建立所述pcie终端和cpu中pcie根端点之间的通信；寄存器模块，配置用于在fpga中配置驱动串行管理接口控制器的寄存器，并建立所述pcie终端与所述寄存器之间的通信；phy模块，配置用于在fpga中配置多个所述串行管理接口控制器的时序控制，并建立所述串行管理接口控制器和对应phy设备的通信；以及执行模块，配置用于响应于接收到cpu发出的命令，通过所述pcie终端将所述命令传送到所述寄存器中，并通过所述寄存器根据所述命令控制对应的串行管理接口控制器以对phy设备进行相应操作。
10.在一些实施方式中，所述寄存器模块配置用于：通过设置所述串行管理接口控制器的配置寄存器的数值以确定所述串行管理接口控制器的操作模式与操作地址信息。
11.在一些实施方式中，所述寄存器模块还配置用于：通过设置所述串行管理接口控制器的地址寄存器的数值以确定对应的phy设备的寄存器地址。
12.在一些实施方式中，所述寄存器模块还配置用于：通过设置所述串行管理接口控制器的控制及状态指示寄存器以设置串行管理接口的频率、phy设备的中断和phy设备的状态指示。
13.本发明实施例的又一方面，还提供了一种计算机设备，包括：至少一个处理器；以及存储器，所述存储器存储有可在所述处理器上运行的计算机指令，所述指令由所述处理器执行时实现如上方法的步骤。
14.本发明实施例的再一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时实现如上方法步骤的计算机程序。
15.本发明具有以下有益技术效果：
16.(1)降低了mux带来的硬件成本增加和布局压力；
17.(2)cpu端统一的pcie设计便于cpu对phy设备的管理，使设计更加规范；
18.(3)通过fpga实现的pcie到phy设计，由于fpga的可编程特性，使设计更加灵活；
19.(4)fpga的并行特性使cpu访问phy设备具有更高的速率。
附图说明
20.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
21.图1为本发明提供的通过pcie管理phy设备的方法的实施例的示意图；
22.图2为本发明提供的cpu和phy设备的通信架构示意图；
23.图3为本发明提供的通过pcie管理phy设备的系统的实施例的示意图；
24.图4为本发明提供的通过pcie管理phy设备的计算机设备的实施例的硬件结构示
意图；
25.图5为本发明提供的通过pcie管理phy设备的计算机存储介质的实施例的示意图。
具体实施方式
26.为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
27.需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
28.本发明实施例的第一个方面，提出了一种通过pcie管理phy设备的方法的实施例。图1示出的是本发明提供的通过pcie管理phy设备的方法的实施例的示意图。如图1所示，本发明实施例包括如下步骤：
29.s1、在fpga中配置pcie终端，建立所述pcie终端和cpu中pcie根端点之间的通信；
30.s2、在fpga中配置驱动串行管理接口控制器的寄存器，并建立所述pcie终端与所述寄存器之间的通信；
31.s3、在fpga中配置多个所述串行管理接口控制器的时序控制，并建立所述串行管理接口控制器和对应phy设备的通信；以及
32.s4、响应于接收到cpu发出的命令，通过所述pcie终端将所述命令传送到所述寄存器中，并通过所述寄存器根据所述命令控制对应的串行管理接口控制器以对phy设备进行相应操作。
33.本发明实施例通过fpga实现pcie到mdc/mdio的协议转换，从而实现cpu对下游phy设备的访问。首先通过pcie硬核的配置在fpga实现pcie endpoint(终端)，从而实现cpu与fpga通过pcie实现的通信；然后在fpga内部设计好驱动mdc/mdio master的寄存器设计，主要包括状态位与控制位两部分，其中状态位用于反馈当前phy设备的状态，控制位是cpu用于控制mdc/mdio master的行为；最后通过寄存器接口驱动mdc/mdio master的模块设计。
34.图2示出了本发明提供的cpu和phy设备的通信架构示意图，结合图2对本发明进行详细说明。
35.在fpga中配置pcie终端，建立所述pcie终端和cpu中pcie根端点之间的通信。fpga实现pcie endpoint，从而实现cpu中pcie根端点(root)与fpga的pcie通信。此功能依赖于fpga本身io支持，即实现高速io。实现cpu与fpga的pcie通信应用场合有很多，其目的就是实现cpu与fpga的pcie高速通信。对于不同厂家的开发工具提供不同的硬核配置界面，但基本配置项都相同。
36.在fpga中配置驱动串行管理接口控制器的寄存器，并建立所述pcie终端与所述寄存器之间的通信。cpu通过pcie访问fpga寄存器，fpga通过寄存器控制mdc/mdio master行为。
37.在一些实施方式中，所述在fpga中配置驱动串行管理接口控制器的寄存器包括：通过设置所述串行管理接口控制器的配置寄存器的数值以确定所述串行管理接口控制器的操作模式与操作地址信息。
38.在一些实施方式中，所述在fpga中配置驱动串行管理接口控制器的寄存器包括：
通过设置所述串行管理接口控制器的地址寄存器的数值以确定对应的phy设备的寄存器地址。
39.在一些实施方式中，所述在fpga中配置驱动串行管理接口控制器的寄存器包括：通过设置所述串行管理接口控制器的控制及状态指示寄存器以设置串行管理接口的频率、phy设备的中断和phy设备的状态指示。
40.寄存器主要包括以下内容：mdc/mdio master配置寄存器、mdc/mdio master地址寄存器、mdc/mdio master数据寄存器、mdc/mdio master控制及状态寄存器。mdc/mdio master配置寄存器用于设置mdc/mdio master的操作模式及phy地址，phy操作模式包括写地址、读数据、写数据、连续读数据，cpu通过pcie设置寄存器数值设定mdc/mdio master的操作模式与操作地址信息；mdc/mdio master地址寄存器用于设置phy的寄存器地址，cpu通过pcie设置寄存器数值设定phy的寄存器地址；mdc/mdio master数据寄存器是指cpu要发送的数据或phy实际返回数据，这一寄存器数据所代表含义与实际操作有关；mdc/mdio master控制及状态指示寄存器包括mdc/mdio频率设置、phy中断设置及phy状态指示。
41.在fpga中配置多个所述串行管理接口控制器的时序控制，并建立所述串行管理接口控制器和对应phy设备的通信。mdc/mdio master主要实现mdc/mdio时序控制控制，具体的包括操作模式、频率设置、地址配置、发送数据配置、中断及状态指示。
42.响应于接收到cpu发出的命令，通过所述pcie终端将所述命令传送到所述寄存器中，并通过所述寄存器根据所述命令控制对应的串行管理接口控制器以对phy设备进行相应操作。
43.本发明实施例中cpu通过高速pcie访问fpga，通过fpga协议转化将pcie转化为mdc/mdio，fpga实现mdc/mdio master，从而实现对phy设备的管理。具体实现方案中，pcie通过pcie硬核实现，这需要fpga芯片本身支持pcie硬核，用户只需要关注数据解析信息，而不需要关注数据在物理层、数据链路层和传输层的转换，这就方便了用户设计，同时硬核设计使通信更加稳定可靠。fpga接收到cpu信息后通过寄存器访问驱动mdc/mdio master。mdc/mdio master设计符合通用设计。同时本发明所实现设计方式一方面降低了mux带来的硬件成本增加和layout布局压力；另一方面，cpu端统一的pcie设计便于cpu对phy设备的管理，使设计更加规范；再者，通过fpga实现的pcie到phy设计，由于fpga的可编程特性，使设计更加灵活；同时，fpga的并行特性使cpu访问phy设备具有更高的速率。
44.需要特别指出的是，上述通过pcie管理phy设备的方法的各个实施例中的各个步骤均可以相互交叉、替换、增加、删减，因此，这些合理的排列组合变换之于通过pcie管理phy设备的方法也应当属于本发明的保护范围，并且不应将本发明的保护范围局限在实施例之上。
45.基于上述目的，本发明实施例的第二个方面，提出了一种通过pcie管理phy设备的系统。如图3所示，系统200包括如下模块：pcie模块，配置用于在fpga中配置pcie终端，建立所述pcie终端和cpu中pcie根端点之间的通信；寄存器模块，配置用于在fpga中配置驱动串行管理接口控制器的寄存器，并建立所述pcie终端与所述寄存器之间的通信；phy模块，配置用于在fpga中配置多个所述串行管理接口控制器的时序控制，并建立所述串行管理接口控制器和对应phy设备的通信；以及执行模块，配置用于响应于接收到cpu发出的命令，通过所述pcie终端将所述命令传送到所述寄存器中，并通过所述寄存器根据所述命令控制对应
的串行管理接口控制器以对phy设备进行相应操作。
46.在一些实施方式中，所述寄存器模块配置用于：通过设置所述串行管理接口控制器的配置寄存器的数值以确定所述串行管理接口控制器的操作模式与操作地址信息。
47.在一些实施方式中，所述寄存器模块还配置用于：通过设置所述串行管理接口控制器的地址寄存器的数值以确定对应的phy设备的寄存器地址。
48.在一些实施方式中，所述寄存器模块还配置用于：通过设置所述串行管理接口控制器的控制及状态指示寄存器以设置串行管理接口的频率、phy设备的中断和phy设备的状态指示。
49.基于上述目的，本发明实施例的第三个方面，提出了一种计算机设备，包括：至少一个处理器；以及存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行以实现如下步骤：s1、在fpga中配置pcie终端，建立所述pcie终端和cpu中pcie根端点之间的通信；s2、在fpga中配置驱动串行管理接口控制器的寄存器，并建立所述pcie终端与所述寄存器之间的通信；s3、在fpga中配置多个所述串行管理接口控制器的时序控制，并建立所述串行管理接口控制器和对应phy设备的通信；以及s4、响应于接收到cpu发出的命令，通过所述pcie终端将所述命令传送到所述寄存器中，并通过所述寄存器根据所述命令控制对应的串行管理接口控制器以对phy设备进行相应操作。
50.在一些实施方式中，所述在fpga中配置驱动串行管理接口控制器的寄存器包括：通过设置所述串行管理接口控制器的配置寄存器的数值以确定所述串行管理接口控制器的操作模式与操作地址信息。
51.在一些实施方式中，所述在fpga中配置驱动串行管理接口控制器的寄存器包括：通过设置所述串行管理接口控制器的地址寄存器的数值以确定对应的phy设备的寄存器地址。
52.在一些实施方式中，所述在fpga中配置驱动串行管理接口控制器的寄存器包括：通过设置所述串行管理接口控制器的控制及状态指示寄存器以设置串行管理接口的频率、phy设备的中断和phy设备的状态指示。
53.如图4所示，为本发明提供的上述通过pcie管理phy设备的计算机设备的一个实施例的硬件结构示意图。
54.以如图4所示的装置为例，在该装置中包括一个处理器301以及一个存储器302。
55.处理器301和存储器302可以通过总线或者其他方式连接，图4中以通过总线连接为例。
56.存储器302作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本技术实施例中的通过pcie管理phy设备的方法对应的程序指令/模块。处理器301通过运行存储在存储器302中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现通过pcie管理phy设备的方法。
57.存储器302可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据通过pcie管理phy设备的方法的使用所创建的数据等。此外，存储器302可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一
些实施例中，存储器302可选包括相对于处理器301远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
58.一个或者多个通过pcie管理phy设备的方法对应的计算机指令303存储在存储器302中，当被处理器301执行时，执行上述任意方法实施例中的通过pcie管理phy设备的方法。
59.执行上述通过pcie管理phy设备的方法的计算机设备的任何一个实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
60.本发明还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时执行通过pcie管理phy设备的方法的计算机程序。
61.如图5所示，为本发明提供的上述通过pcie管理phy设备的计算机存储介质的一个实施例的示意图。以如图5所示的计算机存储介质为例，计算机可读存储介质401存储有被处理器执行时执行如上方法的计算机程序402。
62.最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，通过pcie管理phy设备的方法的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(rom)或随机存储记忆体(ram)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
63.以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
64.应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
65.上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
66.本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
67.所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。