用于信号上变频的装置及现场可编程门阵列的制作方法

1.本技术涉及数字信号处理技术领域，例如涉及一种用于信号上变频的装置及现场可编程门阵列。


背景技术：

2.目前，数字通信系统的基带信号通常为采样率较低的低频数字信号，为了将低频数字信号的频谱搬移到高频频段进行发射，通常需要对数字信号进行插值以提升数字信号的采样率，然后才能进行混频发射。
3.在实现本公开实施例的过程中，发现相关技术中至少存在如下问题：
4.传统的数字通信平台的数字上变频(digital up converter，duc)模块通常工作在固定频率，只能针对固定采样率的数字信号进行固定转换比的采样率变换，处理单一采样率的数字信号并发射的工作模式制约了数字通信系统的性能发挥。在进行一些非整数的采样率转换时中间实现过程复杂，转换结果可能产生频谱畸变；并且当信号的采样率发生变化时，需要重新进行系统设计，不能灵活应用，使用范围受限已经不能满足当前不断增长的通信需求。此外，在现有的信号采样率转换装置中，特别是涉及到任意小数倍和分数倍采样率转换时，一般采用farrow结构的滤波器实现，其基于现场可编程门阵列(field
‑
programmable gate array，fpga)的实现结构中，需要大量的乘法器，且随着处理数据量越来越大，系统的复杂度和占用的系统资源也会成比例增加，在工程应用中实现困难。


技术实现要素：

5.为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。
6.本公开实施例提供了一种用于信号上变频的装置及现场可编程门阵列，以解决信号上变频的技术问题。
7.在一些实施例中，所述装置包括：
8.信息处理分流模块，被配置为将接收到的信号数据信息分流为参数控制信息和数字信号；
9.时钟生成模块，被配置为接收所述信息处理分流模块发送的参数控制信息，根据所述参数控制信息生成多个时钟信号，并将所述多个时钟信号传输至所述多级信号上采样模块；
10.多级信号上采样模块，被配置为接收所述信息处理分流模块发送的数字信号和参数控制信息以及所述时钟生成模块发送的多个时钟信号，根据所述参数控制信息和所述多个时钟信号，对所述数字信号进行多级上采样处理，以使所述数字信号的采样率由当前采样率达到目标采样率。
11.可选地，所述多级信号上采样模块包括：
12.多个上采样单元，被设置为通过级联的方式连接以形成串联的层级结构，被配置为对所述数字信号的采样率进行多级插值，将所述数字信号的采样率由当前采样率提升至目标采样率。
13.可选地，每个上采样单元包括插值滤波器。
14.可选地，所述多级信号上采样模块还包括：
15.抽头系数只读储存器，被设置为与每个所述插值滤波器连接，被配置为根据所述插值滤波器的请求，为所述插值滤波器提供对应的抽头系数；
16.所述插值滤波器，被配置为从所述参数控制信息中提取出插值倍数，并根据所述插值倍数、时钟信号和抽头系数，对所述数字信号进行采样率的变换与滤波。
17.可选地，所述时钟生成模块包括：
18.多个时钟生成单元，每个时钟生成单元被设置为与每个上采样单元之间形成一一对应关系，被配置为接收参数控制信息，并根据所述参数控制信息对所述系统时钟信号进行调整，以获取每个上采样单元对应的时钟信号。
19.可选地，每个时钟生成单元包括：
20.累加器，被配置为根据所述寄存器内的当前累加值与所述时钟生成单元对应的频率控制字，计算出所述系统时钟信号的相位增量；
21.寄存器，被设置为分别与所述累加器和波形只读存储器连接，被配置为获取当前时刻的相位累加值，所述波形只读存储器以所述相位累加值作为地址输出所述系统时钟信号的数字幅度信息，以使所述时钟生成单元根据所述相位增量和数字幅度信息，对所述系统时钟信号进行调整，生成每个插值滤波器对应的时钟信号。
22.可选地，所述信息处理分流模块包括：
23.分流单元，被配置为将所述信号数据信息分成多个固定长度的数据包，并按照预先设定的传输格式，对所述数据包进行解析与处理，以得到所述参数控制信息和数字信号；
24.信息处理单元，被配置为从所述参数控制信息中删除多余的标识位与校验位，并将所述参数控制信息传输至所述时钟生成模块和多级信号上采样模块；
25.数据暂存单元，被配置为对所述数字信号进行缓存。
26.可选地，所述装置还包括：
27.混频发射模块，被配置为将具有目标采样率的数字信号进行混频并发射。
28.可选地，所述混频发射模块包括：
29.直接数字频率合成器，被配置为提供固定频率的正弦波信号；
30.乘法器单元，被配置为将所述数字信号的实部分量与所述正弦波信号进行调制，并将所述数字信号的虚部分量与延时90
°
的所述正弦波信号进行调制；
31.加法器单元，被配置为将调制后的所述数字信号的实部分量和虚部分量相加，以得到有效的中频数字信号。
32.在一些实施例中，所述现场可编程门阵列，包括如本技术所述的装置。
33.本公开实施例提供的用于信号上变频的装置及现场可编程门阵列，可以实现以下技术效果：
34.本技术通过信息处理分流模块将信号数据信息分流为参数控制信息和数字信号，通过时钟生成模块并根据所述参数控制信息生成多个时钟信号，通过多级信号上采样模块
并根据所述参数控制信息和所述多个时钟信号，并对所述数字信号进行多级上采样处理，以使所述数字信号的采样率由当前采样率达到目标采样率，从而使得数字信号最终的采样率满足发射平台硬件设备对信号采样率的要求，使得数字通信系统能够适应多种任意采样率的数字信号的动态传输需求，进而满足了任意采样率的数字信号的上变频要求。
35.此外，本技术采用抽头系数可变的插值滤波器和频率可变的时钟信号，当接收到不同采样率的数字信号时，本技术会根据数字信号自身的采样率等特征参数和下级设备对数字信号采样率的要求，调整转换比和抽头系数，可迅速适配任意采样率的数字信号，并且在重新调整参数配置的过程中，数字通信系统能够一直保持工作状态，可避免冗杂的初始化步骤。
36.此外，本技术相比于传统复杂的法罗结构的多项式滤波，本技术更加简单，占用的硬件资源更少，运算速度更快，更容易在工程中实现。
37.以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本技术。
附图说明
38.一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：
39.图1是本公开实施例提供的一个用于信号上变频的装置的示意图；
40.图2是本公开实施例提供的信息处理分离模块的结构示意图；
41.图3是本公开实施例提供的多级信号上采样模块的内部结构拓扑图；
42.图4是本公开实施例提供的时钟生成模块的内部结构拓扑图；
43.图5是本公开实施例提供的混频发射模块的结构示意图。
具体实施方式
44.为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。
45.本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
46.除非另有说明，术语“多个”表示两个或两个以上。
47.本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，a/b表示：a或b。
48.术语“和/或”是一种描述对象的关联关系，表示可以存在三种关系。例如，a和/或b，表示：a或b，或，a和b这三种关系。
49.首先，对本技术公开实施例涉及的名词术语进行解释。
50.现场可编程门阵列(field－programmable gate array，fpga)：作为专用集成电
路领域中的一种半定制电路，每一块fpga芯片都是由有限多个带有可编程连接的预定义源组成来实现一种可重构数字电路，系统设计师可以根据需要通过可编辑的连接把fpga内部的逻辑块连接起来，以完成所需要的逻辑功能。
51.采样率：即采样频率或采样速度，是指每秒从连续信号中提取并组成离散信号的采样个数，用赫兹(hz)来表示，具体指每秒钟采集多少个信号样本。
52.上采样：上采样和下采样都是对数字信号进行重采，重采的采样率与原来获得该数字信号的采样率比较，大于原信号的称为上采样，小于的则称为下采样，上采样的实质也就是内插或插值。
53.信号发生器：即采用直接数字频率合成(direct digital synthesis，dd s)技术的信号发生装置，能够把信号发生器的频率稳定度、准确度提高到与基准频率相同的水平，并且可以在很宽的频率范围内进行精细的频率调节。
54.上变频(up conversion)：指将具有一定频率的输入信号，在不改变信号的信息内容和调制方式的情况下，改换成具有更高频率的输出信号的过程。
55.频率控制字：频率控制字控制着数字频率合成器所输出的正弦波的频率，改变频率控制字的内容，就可以改变频率变化。
56.知识产权核：也称为ip核(intellectual property core)，是在集成电路的可重用设计方法学中，某一方提供的、形式为逻辑单元、芯片设计的可重用模組，是一段具有特定电路功能的硬件描述语言程序。
57.抽头系数：抽头系数是指在滤波器中对不同延时的数据进行处理的加权系数。
58.结合图1所示，本公开实施例提供一种用于信号上变频的装置，包括：
59.信息处理分流模块101，被配置为将接收到的信号数据信息分流为参数控制信息和数字信号。
60.在上述实施例中，本技术提供一种基于现场可编程门阵列的用于信号上变频的装置，该装置可以在数字通信系统正常运行的情况下进行参数热部署，并快速对多种采样率的数字信号进行适配，所述用于信号上变频的装置通过信息处理分流模块101与上级设备连接，从而接收来自上级设备的信号数据信息并将其分流为参数控制信息和数字信号。
61.时钟生成模块102，被配置为接收所述信息处理分流模块发送的参数控制信息，根据所述参数控制信息生成多个时钟信号，并将所述多个时钟信号传输至所述多级信号上采样模块。
62.在上述实施例中，本技术的时钟生成模块102采用直接数字式频率合成器(direct digital synthesizer，dds)的原理进行设计，所述时钟生成模块102可根据接收到的参数控制信息，通过产生特定的目标频率的时钟信号来协助完成信号的采样率转换。
63.多级信号上采样模块103，被配置为接收所述信息处理分流模块发送的数字信号和参数控制信息以及所述时钟生成模块发送的多个时钟信号，根据所述参数控制信息和所述多个时钟信号，对所述数字信号进行多级上采样处理，以使所述数字信号的采样率由当前采样率达到目标采样率。
64.在上述实施例中，本技术通过多级信号上采样模块103能够实现将当前采样率的数字信号通过特定的转换比进行采样率转换，使所述数字信号的采样率提升至发射机硬件所要求的目标采样率。
65.采用本公开实施例提供的用于信号上变频的装置，通过信息处理分流模块将信号数据信息分流为参数控制信息和数字信号，通过时钟生成模块并根据所述参数控制信息生成多个时钟信号，通过多级信号上采样模块并根据所述参数控制信息和所述多个时钟信号，并对所述数字信号进行多级上采样处理，以使所述数字信号的采样率由当前采样率达到目标采样率，从而使得数字信号最终的采样率满足发射平台硬件设备对信号采样率的要求，使得数字通信系统能够适应多种任意采样率的数字信号的动态传输需求，进而满足了任意采样率的数字信号的上变频要求。
66.在本技术实施例中，结合图2所示，所述信息处理分流模块包括：
67.分流单元201，被配置为将所述信号数据信息分成多个固定长度的数据包，并按照预先设定的传输格式，对所述数据包进行解析与处理，以得到所述参数控制信息和数字信号。
68.信息处理单元202，被配置为从所述参数控制信息中删除多余的标识位与校验位，并将所述参数控制信息传输至所述时钟生成模块和多级信号上采样模块。
69.数据暂存单元203，被配置为对所述数字信号进行缓存。
70.在上述实施例中，上级设备通过高速总线协议(peripheral component interconnect express，pcie)将数据流高速传输至本技术的信息处理分流模块中，所述分流单元201将数据流分成多个长度为80bit的数据包，并按照预先设定的传输格式，对数据包进行解析与处理。具体而言，所述信息分流单元201将数据包初步解析、分流成二进制的参数控制信息和有效的数字信号，所述信息处理单元202删除所述参数控制信息多余的标识位与校验位并进行合并拼接，然后传递给时钟生成模块与多级信号上采样模块用于执行，并通过所述数据暂存单元203对所述数字信号进行缓存处理，实现直接存储器访问(direct memory access，dma)功能，可以异步传输所述数字信号。同时，所述信息处理分流模块还能够同步接收来自其他模块的自检信息与工作信号，将各模块运行状态和执行参数上传给所述上级设备，以供用户实时查看。
71.这样，本技术通过将数据暂存、pcie总线协议和分流等步骤进行协同工作，可以减少上级设备与本技术其他模块之间的数据传输延时，极大的提升了信息处理分流的数据吞吐能力，可以单次进行大量的数据传输，提高了传输效率。
72.在本技术实施例中，结合图3所示，所述多级信号上采样模块包括：
73.多个上采样单元301，被设置为通过级联的方式连接以形成串联的层级结构，被配置为对所述数字信号的采样率进行多级插值，将所述数字信号的采样率由当前采样率提升至目标采样率。
74.可选地，每个上采样单元包括受不同时钟信号控制的插值滤波器或抽取滤波器。
75.抽头系数只读储存器302，被设置为与每个所述插值滤波器连接，被配置为根据所述插值滤波器的请求，为所述插值滤波器提供对应的抽头系数。
76.在上述实施例中，本技术的插值/抽取滤波器被配置为从所述参数控制信息中提取出插值倍数，并根据所述插值倍数、时钟信号和抽头系数，对所述数字信号进行采样率的变换与滤波，从而实现在时钟生成模块的帮助下，完成数字信号的采样率转换，并输出给下级设备。
77.具体而言，为了使插值/抽取滤波器可热部署，即允许在多级信号上采样模块正常
工作的情况下，对滤波器的抽头系数和插值/抽取倍数进行调整，根据有限长单位冲激响应(finite impulse response，fir)滤波器的原理对插值/抽取滤波器进行重新编写，采用脉动型乘累加结构，其公式为：
[0078][0079]
其中，n表示滤波器的阶数，k为采样率倍数，结合图3所示的对称结构可知，多级信号上采样模块至少包括n/2个乘法器，滤波器的阶数n越大，其滤波效果越好，在本实施例的具体应用中，综合考虑硬件平台的性能指标和实际滤波效果，当滤波器为的阶数48阶左右时，其性能和资源的占用可以达到一个比较好的平衡。同时，所述抽头系数只读储存器中存储的截止频率从0到2π，步进为0.01的48阶低通滤波器的抽头系数表，每个抽头系数为长度为16bit有符号数据，其占用的存储空间约为30kb。
[0080]
结合图3所示，为了避免单次抽取/滤波倍数过大会导致滤波器精度要求高、设计困难、工程不易实现的问题，本方案采用了级联的方式来实现任意采样率的数字信号的上采样，以此来实现整数倍、小数倍和有理数倍的采样率转换。通过综合考虑数字通信平台的实际性能等因素，可以采用五级结构的上采样单元301来进行任意采样率的数字信号的转换，根据插值/抽取的原理，插值滤波器的抽头系数只影响滤波器的截止频率，而插值/抽取倍数则由时钟生成模块提供的不同的方波时钟信号决定。当输入时钟频率为信号本身采样率的k倍时，相当于信号进行了k个单位的延时操作，数字信号的采样率将会变化k倍，当k＝1时，此时的滤波器相当于一个传统的fir滤波器，仅仅起到滤除多余分量的作用。
[0081]
在本实施例的一个实际应用中，多级信号上采样模块首先处于等待状态，在接收到来自信号上变频分流模块的参数控制信息后，所述上采样单元首先会被唤醒并进行初始化过程：各级上采样单元会对所有寄存器和延时内容进行清零操作，防止错误参数干扰滤波器正常工作。然后各级上采样单元会解析从信息处理分流模块传来的参数控制信息，从中提取出本级上采样单元的插值/抽取倍数等信息；最后，各级上采样单元会向抽头系数只读储存器请求相应滤波器的抽头系数，并将其写入与相应乘法器相连接的寄存器中。当所有上采样单元全部初始化完毕后，上采样单元便会向信息处理分流模块请求有效的数字信号，从而开始对数字信号进行采样率的变换与滤波。
[0082]
在多级信号上采样模块初始化完毕，并进入正常工作状态的情况下，各级上采样单元开始输出结果，因为滤波器的设计采用的原理是线性抽头结构，所以刚开始输出的是内部的噪声信号，有效数字信号的输出需要延迟一定的时间长度才可以输出。在实际工作过程中，根据滤波器的脉动型乘累加结构，每个滤波器的插值/抽取倍数由输入上采样单元的时钟信号与输入信号的采样率的比值决定。当上采样单元对应的时钟信号的上升沿来临时，上采样单元的延时部件会进行一次计数，满足延时条件后，乘法器会将当前延时部件的输出与抽头系数进行乘法运算，并输出计算结果，然后每个延时部件都会将读取上一级延时部件的输出值并写入自身(第一个延时部件会从上一级单元/模块中读取新的有效信号)；与此同时，加法器会捕获多个乘法器输出值将其叠加计算，最终得到当前时刻的滤波器的输出。应当注意的是，由于线性抽头结构具有延时问题，因此在实际应用中，不同转换比的数字信号的切换，需要等待前者的滤波器响应输出完毕、滤波器参数重新配置完成后
才可输入，否则输出信号将会发生较大的误差。
[0083]
这样，本技术采用抽头系数可变的插值滤波器和频率可变的时钟信号，当接收到不同采样率的数字信号时，插值滤波器会根据数字信号自身的采样率等特征参数和下级设备对数字信号采样率的要求，调整转换比和抽头系数，可迅速适配任意采样率的数字信号，并且在重新调整参数配置的过程中，数字通信系统能够一直保持工作状态，可避免冗杂的初始化步骤。
[0084]
此外，本技术相比于传统复杂的法罗结构的多项式滤波，本技术更加简单，占用的硬件资源更少，运算速度更快，更容易在工程中实现。
[0085]
在本技术实施例中，结合图4所示，所述时钟生成模块包括：
[0086]
多个时钟生成单元401，每个时钟生成单元401被设置为与每个上采样单元之间形成一一对应关系，被配置为接收参数控制信息，并根据所述参数控制信息对所述系统时钟信号进行调整，以获取每个上采样单元对应的时钟信号。
[0087]
可选地，每个时钟生成单元401包括：
[0088]
累加器，被配置为根据所述寄存器内的当前累加值与所述时钟生成单元对应的频率控制字，计算出所述系统时钟信号的相位增量；
[0089]
寄存器，被设置为分别与所述累加器和波形只读存储器连接，被配置为获取当前时刻的相位累加值，所述波形只读存储器以所述相位累加值作为地址输出所述系统时钟信号的数字幅度信息，以使所述时钟生成单元根据所述相位增量和数字幅度信息，对所述系统时钟信号进行调整，生成每个插值滤波器对应的时钟信号。
[0090]
在上述实施例中，在本技术的用于任意采样率信号上变频的装置中的时钟生成模块能够按照设置要求对多级信号上采样模块进行辅助，其目的是执行信息处理分流模块传送的参数控制信息并产生对应的时钟信号。
[0091]
具体而言，结合图4所示，本实施例所述的时钟生成模块由多个时钟生成单元401构成，为了使产生的周期时钟信号在运行过程中可热部署，时钟生成模块通过手动的方式对每个时钟生成单元401进行重写，每个时钟生成单元401基于数字频率合成器原理，其结构由n位寄存器、n位累加器和波形寄存器(read only memory，rom)组成，其中，所述n为大于等于1的正整数，每个时钟生成单元的工作状态由所述参数控制信息决定，在任意采样率信号上变频的装置工作时，n位累加器的输出会随着每次系统时钟信号的上升沿的到来增加一个定值，称之为相位增量，直至n位寄存器溢出，输出又从零开始增加。相位增量可由所述参数控制信息携带的频率控制字调整。最终，以n位累加器的输出作为地址查询波形只读储存器表，可得到该时刻时钟生成单元401输出的时钟信号。当时钟生成单元401输出的时钟信号需要改变时，通过改变频率控制字来改变相位增量，增量的变化将会改变时钟信号输出的频率，从而实现数字通信系统在工作运行期间，时钟信号的频率的连续可变。
[0092]
在每个时钟生成单元401工作时，其内部具体工作流程如下：当系统时钟信号的上升沿到来时，n位累加器计算一次当前n位寄存器内的累加值与频率控制字之和，并在系统时钟信号的下降沿将结果赋予n位寄存器，n位寄存器的输出作为波形只读储存器的查找地址，波形只读储存器中每个地址对应时钟信号从0
°
到360
°
的一个相位点，波形只读储存器包括一个完整波形周期的相应的数字幅度信息，每当n位寄存器的累加值发生改变，波形只读储存器的输出值也会发生改变，最终输出一个稳定的时钟信号。其中，n位累加器是单时
钟生成单元的核心部件，随着累加值的不断增加，累加值最终会溢出归零，周期会不断重复，其输出的信号的频率可以用以下的公式表示：
[0093][0094]
其中，所述f0是每个时钟生成单元的输出频率；f
clk
是系统时钟；m是相位增量，也就是该时钟接收的频率控制字；n表示寄存器的位数，2
n
即表示寄存器的最大表示范围。
[0095]
可选地，所述寄存器的位数n可以是32，累加器的位数n也可以是32，故寄存器的单位增量表示相位增加2.5333
×
10
‑
11
rad，并且由于方波信号的波形仅存在正负两种值，故辅助以一个判断器，波形只读储存器大小仅需要32bit即可。
[0096]
这样，通过以上设计，每个时钟生成单元可在工作过程中任意热部署，达到输出任意频率的方波信号的效果，同时，通过累加器频率控制字的改变从而使得相位增量发生改变，使得时钟信号的频率随着相位的变化而变化，从而实现了时钟频率的连续可变特点。
[0097]
在本技术实施例中，结合图1所示，所述装置还包括：
[0098]
混频发射模块104，被配置为将具有目标采样率的数字信号进行混频并发射。
[0099]
可选地，结合图5所示，所述混频发射模块104包括：
[0100]
直接数字频率合成器501，被配置为提供固定频率的正弦波信号。
[0101]
乘法器单元502，被配置为将所述数字信号的实部分量与所述正弦波信号进行调制，并将所述数字信号的虚部分量与延时90
°
的所述正弦波信号进行调制。
[0102]
加法器单元503，被配置为将调制后的所述数字信号的实部分量和虚部分量相加，以得到有效的中频数字信号。
[0103]
在上述实施例中，由于插值/抽取滤波器是频域滤波器，其输出的结果是复数形式，因此所述多级信号上采样模块输出的数字信号分为两路i路和q路相互正交的信号，i路为输出信号的实部分量，q路为输出信号的虚部分量，所述混频发射模块进一步将所述数字信号的实部分量通过乘法器单元与数字频率合成器输出的载波进行调制，将所述数字信号的虚部分量通过移相器单元和乘法器单元与延时了90
°
的数字频率合成器输出的载波进行调制，然后通过加法器单元将调制后的所述数字信号的实部分量和虚部分量相加输出，从而得到了可输入下一级的有效的中频数字信号。
[0104]
可选地，所述直接数字频率合成器501使用的是现场可编程门整列自带的ip核以提供固定频率的正弦波信号，进而根据所述正弦波信号对所述目标采样率的数字信号进行正交调制，最终得到可以发往下一级设备的数字信号输出。
[0105]
这样，可实现任意采样率的数字信号的任意转换比的上采样处理。然而在所述实施例中，因为受限于接收端口的灵敏度、硬件资源消耗和中频发射系统的晶振性能，信号上变频分流模块能接收的数字信号的采样率仍存有一定的限制，其采样工作范围在80khz
‑
250mhz之间。若采用更灵敏的器件、提高硬件资源性能或加装为低频信号设计的接收端口，并采用性能更好的中频发射系统，即可进一步的提高采样工作范围。
[0106]
本文所披露的实施例中，所揭露的装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，可以仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接
耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例。另外，在本公开实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
[0107]
附图中的框图显示了根据本公开实施例的系统、装置和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。在附图中的框图所对应的描述中，不同的方框所对应的操作或步骤也可以以不同于描述中所披露的顺序发生，有时不同的操作或步骤之间不存在特定的顺序。例如，两个连续的操作或步骤实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。框图中的每个方框、以及框图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。