延迟电路和相位插值器的制作方法

技术特征：
1.一种延迟电路，包括：第一延迟线路，适用于以基于延迟控制代码而被调节的延迟值来延迟第一时钟；延迟控制电路，适用于将通过所述第一延迟线路而被延迟的所述第一时钟的相位与第二时钟的相位进行比较，以生成所述延迟控制代码；以及第二延迟线路，基于延迟控制代码而具有对应于所述第一延迟线路的延迟值的一半的延迟值。2.根据权利要求1所述的延迟电路，其中所述延迟控制电路适用于根据相位比较的结果，增大或减小所述延迟控制代码的代码值。3.根据权利要求1所述的延迟电路，其中所述第一延迟线路包括：第一可变延迟，具有基于所述延迟控制代码而被调节的延迟值；以及第二可变延迟，串联耦合至所述第一可变延迟，并且具有与所述第一可变延迟相同的元件配置，其中所述第二延迟线路包括第三可变延迟，所述第三可变延迟具有与所述第一可变延迟相同的元件配置。4.根据权利要求1所述的延迟电路，其中所述第一延迟线路包括第一可变延迟，所述第一可变延迟具有基于所述延迟控制代码而被调节的延迟值，其中所述第二延迟线路包括：代码值变换器，适用于将所述延迟控制代码的代码值减半，以生成半延迟控制代码；以及第二可变延迟，具有基于所述半延迟控制代码而被调节的延迟值，并且具有与所述第一可变延迟相同的元件配置。5.根据权利要求1所述的延迟电路，其中所述延迟控制代码包括n个延迟控制信号，其中所述第一可变延迟包括n条延迟路径，并且由所述n个延迟控制信号选择所述n条延迟路径中的一条延迟路径，其中所述第二可变延迟包括n/2条延迟路径，并且由所述n个延迟控制信号中的一半选择所述n/2条延迟路径中的一条延迟路径。6.根据权利要求5所述的延迟电路，其中所述延迟控制信号中的在所述第二可变延迟选择所述延迟路径时未被使用的另一半被用来调节对可变延迟的加载。7.一种相位插值器，包括：第一延迟线路，适用于以基于延迟控制代码而被调节的延迟值来延迟第一时钟；延迟控制电路，适用于将通过所述第一延迟线路而被延迟的所述第一时钟的相位与第二时钟的相位进行比较，以生成所述延迟控制代码；以及第二延迟线路，适用于基于所述延迟控制代码，以对应于所述第一延迟线路的延迟值的一半的延迟值来延迟所述第一时钟，以生成相位插值时钟。8.根据权利要求7所述的相位插值器，其中所述延迟控制电路适用于根据相位比较的结果，增大或减小所述延迟控制代码的代码值。9.根据权利要求7所述的相位插值器，其中所述第一延迟线路包括：第一可变延迟，具有基于所述延迟控制代码而被调节的延迟值；以及第二可变延迟，串联耦合至所述第一可变延迟，并且具有与所述第一可变延迟相同的
元件配置，其中所述第二延迟线路包括第三可变延迟，所述第三可变延迟具有与所述第一可变延迟相同的元件配置。10.根据权利要求7所述的相位插值器，其中所述第一延迟线路包括第一可变延迟，所述第一可变延迟具有基于所述延迟控制代码而被调节的延迟值，其中所述第二延迟线路包括：代码值变换器，适用于将所述延迟控制代码的代码值减半，以生成半延迟控制代码；以及第二可变延迟，具有由所述半延迟控制代码调节的延迟值，并且具有与所述第一可变延迟相同的元件配置。11.根据权利要求7所述的相位插值器，其中所述延迟控制代码包括n个延迟控制信号，其中所述第一可变延迟包括n条延迟路径，并且由所述n个延迟控制信号选择所述n条延迟路径中的一条延迟路径，其中所述第二可变延迟包括n/2条延迟路径，并且由所述n个延迟控制信号中的一半选择所述n/2条延迟路径中的一条延迟路径。12.根据权利要求7所述的相位插值器，其中所述延迟控制信号中的在所述第二可变延迟选择所述延迟路径时未被使用的另一半被用来调节对可变延迟的加载。13.一种相位插值器，包括：第一延迟线路，适用于以基于延迟控制代码而被调节的延迟值来延迟第一输入时钟；延迟控制电路，适用于将通过所述第一延迟线路而被延迟的所述第一输入时钟的相位与第二输入时钟的相位进行比较，以生成所述延迟控制代码；第一驱动器，适用于将由所述第一延迟线路延迟的所述第一输入时钟作为第一输出时钟输出；第一合成器，适用于将通过所述第一延迟线路而被延迟的所述第一输入时钟与所述第二输入时钟进行合成，以利用合成后的时钟驱动第一节点；第二延迟线路，适用于基于所述延迟控制代码，以对应于所述第一延迟线路的延迟值的一半的延迟值来延迟所述第一节点的合成后的时钟，以将延迟的时钟作为第二输出时钟输出；第二驱动器，适用于将所述第二输入时钟传输至第二节点；以及第三延迟线路，适用于以基于所述延迟控制代码而被调节的、并且等于所述第一延迟线路的延迟值的延迟值来延迟所述第二节点的时钟，以将延迟的时钟作为第三输出时钟输出。14.根据权利要求13所述的相位插值器，进一步包括：第四延迟线路，适用于以基于所述延迟控制代码而被调节的、并且等于所述第一延迟线路的延迟值的延迟值来延迟所述第二输入时钟；第二合成器，适用于将通过所述第四延迟线路而被延迟的所述第二输入时钟和第三输入时钟进行合成，以利用合成后的时钟驱动第三节点；第五延迟线路，适用于基于所述延迟控制代码，以对应于所述第一延迟线路的延迟值的一半的延迟值来延迟所述第三节点的合成后的时钟，以将延迟的时钟作为第四输出时钟
输出；第三驱动器，适用于将所述第三输入时钟传输至第四节点；以及第六延迟线路，适用于以基于所述延迟控制代码而被调节的、并且等于所述第一延迟线路的延迟值的延迟值来延迟所述第四节点的时钟，以将延迟的时钟作为第五输出时钟输出。15.根据权利要求14所述的相位插值器，进一步包括：第七延迟线路，适用于以基于所述延迟控制代码而被调节的、并且等于所述第一延迟线路的延迟值的延迟值来延迟所述第三输入时钟；第三合成器，适用于将通过所述第七延迟线路而被延迟的所述第三输入时钟和第四输入时钟进行合成，以利用合成后的时钟驱动第五节点；第八延迟线路，适用于基于所述延迟控制代码，以对应于所述第一延迟线路的延迟值的一半的延迟值来延迟所述第五节点的合成后的时钟，以将延迟的时钟作为第六输出时钟输出；第四驱动器，适用于将所述第四输入时钟传输至第六节点；以及第九延迟线路，适用于以基于所述延迟控制代码而被调节的、并且等于所述第一延迟线路的延迟值的延迟值来延迟所述第六节点的时钟，以将延迟的时钟作为第七输出时钟输出。16.根据权利要求15所述的相位插值器，进一步包括：第十延迟线路，适用于以基于所述延迟控制代码而被调节的、并且等于所述第一延迟线路的延迟值的延迟值来延迟所述第四输入时钟；第四合成器，适用于将通过所述第十延迟线路而被延迟的所述第四输入时钟和所述第一输入时钟进行合成，以利用合成后的时钟驱动第七节点；第十一延迟线路，适用于基于所述延迟控制代码，以对应于所述第一延迟线路的延迟值的一半的延迟值来延迟所述第七节点的合成后的时钟，以将延迟的时钟作为第八输出时钟输出。17.根据权利要求13所述的相位插值器，其中所述延迟控制电路适用于根据相位比较的结果，增大或减小所述延迟控制代码的代码值。18.一种相位插值方法，包括：以基于延迟控制代码而被调节的延迟值来延迟第一输入时钟；将经延迟的所述第一输入时钟的相位与第二输入时钟的相位进行比较，以生成所述延迟控制代码，所述延迟控制代码被配置为使所述第一输入时钟和第二输入时钟同相；对经延迟的所述第一输入时钟和所述第二输入时钟进行合成，以输出合成后的时钟；基于所述延迟控制代码，以对应于所述第一输入时钟的延迟值的一半的延迟值来延迟所述合成后的时钟，以输出经延迟的合成后的时钟；基于所述延迟控制代码，以等于所述第一输入时钟的延迟值的延迟值来延迟所述第二输出时钟。

技术总结
本公开涉及一种延迟电路和相位差值器。该延迟电路包括第一延迟线路，该第一延迟线路适用于以基于延迟控制代码而被调节的延迟值，来延迟第一时钟；延迟控制电路，该延迟控制电路适用于将通过该第一延迟线路而被延迟的第一时钟的相位与第二时钟的相位进行比较，以生成该延迟控制代码；以及第二延迟线路，该第二延迟线路基于延迟控制代码而具有对应于第一延迟线路的延迟值的一半的延迟值。迟线路的延迟值的一半的延迟值。迟线路的延迟值的一半的延迟值。


技术研发人员：朴智焕 文峻一 尹炳国 朴明宰
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2020.10.09
技术公布日：2021/10/18