失效封装芯片的失效分析方法与流程

本发明涉及半导体制造领域，尤其涉及一种失效封装芯片的失效分析方法。

背景技术：

1、半导体结构堆叠技术正引领集成电路迈入“后摩尔定律”时代的全新发展阶段。该技术通过先进的晶圆键合、混合键合、硅通孔等三维集成手段，在垂直方向上实现多个功能层的堆叠与互连形成堆叠结构，对堆叠结构进行封装形成堆叠分装芯片，从而在不显著增加芯片平面面积的前提下，大幅提升系统集成密度与性能。

2、然而现有失效封装芯片的失效分析方法，无法实现失效晶粒的准确定位，从而增加了失效排查周期。因此如何提供技术方案，以实现失效晶粒的准确定位，成为了本领域技术人员亟需解决的技术问题。

技术实现思路

1、本发明解决的技术问题是通过提供一种失效封装芯片的失效分析方法，以实现失效晶粒的准确定位。

2、本发明实施例提供了一种半导体结构形成方法，所述失效封装芯片包括依次层叠的多个待分析晶粒，以及覆盖所述失效封装芯片中顶层待分析晶粒上表面的第一塑封料，相邻所述待分析晶粒之间通过打线连接；所述失效分析方法，包括：获取所述失效封装芯片中顶层待分析晶粒上表面的形变曲面对应的中心点，记为第一中心点；获取所述第一中心点至所述第一塑封料上表面的距离，记为第一距离，根据所述第一距离、顶层待分析晶粒对应打线的最高点与所述第一塑封料上表面之间的距离确定第一研磨深度；获取所述第一塑封料的上表面的三维形貌，以确定第一研磨轨迹；采用所述第一研磨轨迹和第一研磨深度，对所述失效封装芯片上表面的第一塑封料进行研磨，去除所述失效封装芯片的第一研磨深度，将位于顶层待分析晶粒作为当前待分析晶粒，如果当前待分析晶粒对应的打线与当前待分析晶粒的下方第一层待分析晶粒之间的连接断开，且保留当前待分析晶粒上第一塑封料的一部分厚度，则对研磨后的当前待分析晶粒进行电性检测，判断当前待分析晶粒是否存在电性失效，若电性检测到所述电性失效，则判定当前待分析晶粒为失效晶粒；每当电性检测到当前待分析晶粒未失效，获取当前待分析晶粒对应的所述失效封装芯片的上表面的三维形貌，以确定该当前待分析晶粒对应的第二研磨轨迹，根据当前待分析晶粒对应的所述失效封装芯片的上表面与当前待分析晶粒的下方第一层待分析晶粒对应打线的最高点之间的距离确认第二研磨深度，采用所述第二研磨轨迹以及第二研磨深度，对当前待分析晶粒进行研磨，以使得当前待分析晶粒的一部分厚度被保留，如果当前待分析晶粒的下方第一层待分析晶粒对应的打线与下方第二层待分析晶粒之间的连接断开，则将下方第一层待分析晶粒作为新的当前待分析晶粒，对新的当前待分析晶粒进行电测；当任一当前待分析晶粒经电性检测判定为电性失效时，判定该待分析晶粒为失效晶粒。

3、可选的，获取所述第一中心点至所述第一塑封料上表面的距离，记为第一距离的步骤，包括：采用超声波显微镜，获取所述超声波从所述第一塑封料上表面至所述第一中心点的垂直传播时间，记为第一时间；获取所述超声波在所述第一塑封料中的垂直传播速度；根据所述垂直传播速度与所述第一时间，得到所述第一中心点至所述第一塑封料上表面的距离，记为第一距离。

4、可选的，获取所述超声波在所述第一塑封料中的垂直传播速度的步骤，包括：提供与所述失效封装芯片工艺参数相同的成品封装芯片，所述成品封装芯片包括依次层叠的多个成品晶粒，以及覆盖所述成品封装芯片中顶层成品晶粒上表面的第二塑封料；采用超声波显微镜中的超声波，测定所述顶层成品晶粒上表面的形变曲面对应的中心点，记为第二中心点；采用超声波显微镜，获取所述超声波从所述第二塑封料上表面至所述第二中心点的垂直传播时间，记为第二时间；测量所述第二中心点至所述第二塑封料上表面的距离，记为第二距离；根据所述第二距离与所述第二时间，得出所述超声波在所述第二塑封料中的传播速度，记为垂直传播速度。

5、可选的，提供与所述失效封装芯片工艺参数相同的成品封装芯片前，所述失效分析方法还包括：对所述失效封装芯片内的全部打线进行检测，以判断打线是否存在短路或断路，并将检测结果作为是否进行失效分析的参考依据。

6、可选的，测量所述第二中心点至所述第二塑封料上表面的距离，记为第二距离的步骤包括：采用截面研磨工艺自所述成品封装芯片的边缘向所述第二中心点的方向研磨，以露出所述第二中心点；采用扫描电子显微镜，测量所述第二中心点至所述第二塑封料上表面的距离，记为第二距离。

7、可选的，采用台阶测试仪、白光干涉仪或投影莫尔仪中的一种或多种，获取所述第一塑封料的上表面的三维形貌；采用台阶测试仪、白光干涉仪或投影莫尔仪中的一种或多种，获取当前待分析晶粒对应的所述失效封装芯片的上表面的三维形貌。

8、可选的，所述研磨的方式包括：化学机械抛光、机械平面研磨和离子束研磨中的一种或多种。

9、可选的，每当研磨之后，所述的失效分析方法还包括：对每次研磨后所述失效封装芯片的上表面进行检查，以确定当前待分析晶粒对应的打线与该当前待分析晶粒的下方第一层待分析晶粒之间的连接已断开；如果连接已断开，则停止对所述失效封装芯片的上表面的研磨。

10、可选的，所述的失效分析方法，还包括：如果连接未断开，则对所述失效封装芯片的上表面进行补充研磨，直至当前待分析晶粒对应的打线与该当前待分析晶粒的下方第一层待分析晶粒之间的连接已断开。

11、可选的，所述电性检测包括：外部测试设备连接至断开的打线，以对当前待分析晶粒进行电性能测试，以判断当前待分析晶粒是否存在电性失效。

12、与现有技术相比，本发明实施例的技术方案具有以下优点：

13、本发明实施例提供的失效封装芯片的失效分析方法，包括：获取所述失效封装芯片中顶层待分析晶粒上表面的形变曲面对应的中心点，记为第一中心点；获取所述第一中心点至所述第一塑封料上表面的距离，记为第一距离，根据所述第一距离、顶层待分析晶粒对应打线的最高点与所述第一塑封料上表面之间的距离确定第一研磨深度；获取所述第一塑封料的上表面的三维形貌，以确定第一研磨轨迹；采用所述第一研磨轨迹和第一研磨深度，对所述失效封装芯片上表面的第一塑封料进行研磨，去除所述失效封装芯片的第一研磨深度，将位于顶层待分析晶粒作为当前待分析晶粒，如果当前待分析晶粒对应的打线与当前待分析晶粒的下方第一层待分析晶粒之间的连接断开，且保留当前待分析晶粒上第一塑封料的一部分厚度，则对研磨后的当前待分析晶粒进行电性检测，判断当前待分析晶粒是否存在电性失效，若电性检测到所述电性失效，则判定当前待分析晶粒为失效晶粒；每当电性检测到当前待分析晶粒未失效，获取当前待分析晶粒对应的所述失效封装芯片的上表面的三维形貌，以确定该当前待分析晶粒对应的第二研磨轨迹，根据当前待分析晶粒对应的所述失效封装芯片的上表面与当前待分析晶粒的下方第一层待分析晶粒对应打线的最高点之间的距离确认第二研磨深度，采用所述第二研磨轨迹以及第二研磨深度，对当前待分析晶粒进行研磨，以使得当前待分析晶粒的一部分厚度被保留，如果当前待分析晶粒的下方第一层待分析晶粒对应的打线与下方第二层待分析晶粒之间的连接断开，则将下方第一层待分析晶粒作为新的当前待分析晶粒，对新的当前待分析晶粒进行电测；当任一当前待分析晶粒经电性检测判定为电性失效时，判定该待分析晶粒为失效晶粒。采用第一研磨轨迹和第一研磨深度，实现了对第一塑封料的精准去除，并在后续每一层待分析晶粒的研磨过程中，采用第二研磨轨迹和第二研磨深度，确保每次研磨都能在保留当前待分析晶粒部分厚度的情况下，使其与下方待分析晶粒之间的断开，形成电气隔离。在此基础上，每完成一层研磨后立即对该待分析层晶粒进行电性检测，若检测到电性失效，则直接判定该待分析晶粒为失效晶粒；若检测到电性未失效，则继续向下研磨并重复检测，直至找到失效晶粒为止。这种逐层精确研磨、逐层隔离、逐层电测的递进式分析方法，一方面基于三维形貌数据进行研磨，避免了过度研磨误伤下层待分析晶粒，且保证每层待分析晶粒可以被独立电性检测，从而能够精准定位失效发生在哪一层晶粒，从而实现了失效晶粒的准确定位。