一种可测性设计系统

本技术涉及集成电路测试，尤其涉及一种可测性设计系统。

背景技术：

1、随着集成电路制造工艺逐步逼近物理极限以及单芯片设计成本的持续攀升，将多个具备不同功能的芯粒（chiplet）通过先进封装技术集成于同一系统级封装内的异构集成方案，已成为延续芯片算力与集成度增长的重要技术路径。

2、在相关技术中，可测性设计通常依据ieee 1838标准构建面向多芯粒集成场景的测试访问架构，由主芯粒上的测试访问端口接收外部输入的测试信号，并通过串行菊花链方式将各从芯粒依次串接接入测试通路，从而对各芯粒内部电路以及芯粒间互连关系进行测试覆盖。

3、然而，在2.5d封装场景下，由于各芯粒在测试通路上呈首尾相连的串行依赖关系，一旦链路中某一芯粒或其相应互连出现故障而断路，处于该故障点之后的所有芯粒将因测试信号无法传递而失去可测试性，存在进一步优化的空间。

技术实现思路

1、鉴于上述问题，本技术提供了一种可测性设计系统。

2、本技术提供了一种可测性设计系统，包括：主测试访问端口，用于基于外部输入的测试信号，生成针对多个状态分支的多个控制信号，多个状态分支为主测试访问端口内状态机所具有的分支；配置寄存器，用于基于主测试访问端口输入的多个控制信号，对带有地址标识的串行配置数据进行寻址分发，生成扫描链模式控制信号、接口路由控制信号以及灵活并行端口控制信号；分段扫描链，用于基于配置寄存器输入的扫描链模式控制信号，对芯粒内的寄存器段进行通路选择；次级测试访问端口接口电路，用于基于配置寄存器输入的接口路由控制信号，对外部输入的测试信号以及各从芯粒回传的测试响应信号进行路由切换，输出送至各从芯粒的下行测试信号以及汇总后的上行测试响应信号。

3、进一步地，主测试访问端口，包括：状态机，用于基于外部输入的测试信号跳转至对应的状态分支，向配置寄存器输出针对状态分支的控制信号；指令寄存器，用于在状态机跳转至指令寄存器分支时，对外部输入的指令数据进行串行移位与更新，并输出至芯粒内部核心逻辑，指令数据所对应的指令集仅包括功能模式指令、扫描模式指令、设备识别指令以及旁路指令；其中，多个状态分支包括相互独立的配置寄存器分支、数据寄存器分支以及指令寄存器分支。

4、进一步地，配置寄存器分支包括依次衔接的配置寄存器选择状态、配置寄存器捕获状态、配置寄存器移位状态以及配置寄存器更新状态；配置控制信号生成单元，包括：移位使能子单元，用于在状态机跳转至配置寄存器移位状态时，向配置寄存器输出移位使能信号，以使配置寄存器持续接收外部输入的带有地址标识的串行配置数据；更新使能子单元，用于在状态机跳转至配置寄存器更新状态时，向配置寄存器输出更新使能信号，以使配置寄存器将已移位完成的串行配置数据并行更新至被寻址的目标寄存器；循环引导子单元，用于在更新使能信号有效后，将状态机重新引导回配置寄存器分支的起始状态，以基于不同地址标识对多个目标寄存器进行循环配置。

5、进一步地，配置寄存器，包括：共享移位寄存器，用于基于主测试访问端口输入的配置控制信号，对外部输入的带有地址标识的串行配置数据进行串行移位，输出含地址段及数据段的并行配置数据；地址译码单元，用于对共享移位寄存器输入的并行配置数据中的地址段进行译码，输出更新选通信号；多个更新寄存器，用于基于地址译码单元输入的更新选通信号，将共享移位寄存器输入的并行配置数据中的数据段更新至被选通的更新寄存器中，并经各自的输出端输出扫描链模式控制信号、接口路由控制信号以及灵活并行端口控制信号；其中，多个更新寄存器包括灵活并行端口配置寄存器、裸片封装寄存器配置寄存器以及三维配置寄存器，共享移位寄存器的位宽大于多个更新寄存器中任一更新寄存器的位宽，且共享移位寄存器中的高位用于承载地址标识，低位用于承载待写入对应更新寄存器的配置数据。

6、进一步地，裸片封装寄存器配置寄存器的输出端连接至分段扫描链，用于输出扫描链模式控制信号，扫描链模式控制信号包括内部测试模式信号、芯粒间互连测试模式信号以及板级互连测试模式信号；三维配置寄存器的输出端连接至次级测试访问端口接口电路，用于输出接口路由控制信号，接口路由控制信号包括从芯粒选通信号、串并行模式切换信号以及非测试芯粒空闲状态控制信号。

7、进一步地，分段扫描链，包括：面向板级互连的输入边界扫描寄存器段以及输出边界扫描寄存器段；面向芯粒间互连的输入裸片封装寄存器段以及输出裸片封装寄存器段；多个多路选择器及多个三态门，用于基于配置寄存器输入的扫描链模式控制信号，对输入边界扫描寄存器段、输出边界扫描寄存器段、输入裸片封装寄存器段、输出裸片封装寄存器段以及芯粒内部扫描链中的至少一者进行通路切断或选通；其中，边界扫描寄存器段与裸片封装寄存器段中各寄存器单元的结构相同，寄存器单元均包括移位单元、捕获单元以及更新单元。

8、进一步地，多个多路选择器及多个三态门，包括：内部测试模式子单元，用于在扫描链模式控制信号指示内部测试模式时，对所有对外功能引脚进行屏蔽，并将输入边界扫描寄存器段、输出边界扫描寄存器段、输入裸片封装寄存器段、输出裸片封装寄存器段以及芯粒内部扫描链串接为一条扫描通路；芯粒间互连测试模式子单元，用于在扫描链模式控制信号指示芯粒间互连测试模式时，对输入边界扫描寄存器段、输出边界扫描寄存器段以及芯粒内部扫描链进行旁路，并选通由输入裸片封装寄存器段与输出裸片封装寄存器段所构成的扫描通路；板级互连测试模式子单元，用于在扫描链模式控制信号指示板级互连测试模式时，对输入裸片封装寄存器段、输出裸片封装寄存器段以及芯粒内部扫描链进行旁路，并选通由输入边界扫描寄存器段与输出边界扫描寄存器段所构成的扫描通路。

9、进一步地，次级测试访问端口接口电路，包括：下行数据路由单元，用于基于配置寄存器输入的接口路由控制信号中的串并行模式切换信号，对外部输入的测试数据信号以及各从芯粒回传的测试响应信号进行选择路由，输出送至各从芯粒的下行测试数据信号；控制信号路由单元，用于基于配置寄存器输入的接口路由控制信号中的非测试芯粒空闲状态控制信号以及外部输入的测试模式选择信号，对各从芯粒的状态机控制信号进行选择输出，输出送至各从芯粒的下行控制信号；逻辑隔离单元，用于基于配置寄存器输入的接口路由控制信号中的从芯粒选通信号和各从芯粒回传的测试响应信号进行逻辑门控，输出经隔离后的上行测试响应信号；上行数据汇总单元，用于基于逻辑隔离单元输入的经隔离后的上行测试响应信号进行串行汇总，输出至次级测试访问端口接口电路的上行测试响应输出端；其中，下行测试数据信号与下行控制信号共同构成次级测试访问端口接口电路输出的下行测试信号。

10、进一步地，下行数据路由单元，包括：第一多路选择器，用于基于串并行模式切换信号，对外部输入的测试数据信号以及来自第一从芯粒回传的测试响应信号进行选择，输出中间路由信号；第一寄存器，用于基于外部输入的测试数据信号进行寄存，输出送至第一从芯粒的下行测试数据信号；第二寄存器，用于基于第一多路选择器输入的中间路由信号进行寄存，输出送至第二从芯粒的下行测试数据信号；其中，当串并行模式切换信号指示并行模式时，外部输入的测试数据信号经第一寄存器及第二寄存器并行输出至第一从芯粒与第二从芯粒；当串并行模式切换信号指示串行模式时，第一从芯粒回传的测试响应信号经第一多路选择器及第二寄存器输出至第二从芯粒的下行测试数据输入端。

11、进一步地，系统还包括硅中介层及多个芯粒；多个芯粒包括一个主芯粒以及多个从芯粒，且主芯粒与多个从芯粒均设置于硅中介层之上；硅中介层，用于经由微凸块在主芯粒的次级测试访问端口接口电路与各从芯粒的主测试访问端口之间分别引出独立、并行的物理连线，输出芯粒间测试信号通路；主芯粒中的次级测试访问端口接口电路，还用于基于硅中介层输入的芯粒间测试信号通路，向各从芯粒并行分发下行测试信号，并并行接收各从芯粒回传的测试响应信号，输出经汇总的上行测试响应信号。

12、与现有技术相比，本技术提供的可测性设计系统，至少具有以下有益效果：

13、（1）通过在主芯粒中由主测试访问端口、配置寄存器、分段扫描链与次级测试访问端口接口电路构成层次化的测试访问架构，并以配置寄存器作为模式与路由的统一寻址分发节点，将测试访问端口的状态控制功能与测试通路的模式选择功能解耦，可在不增加外部测试引脚数量的前提下，实现对芯粒内部测试模式与芯粒间测试通路的独立、灵活配置，为后续多芯粒并行测试提供统一的控制基础。

14、（2）通过在配置寄存器中设置共享移位寄存器、地址译码单元以及包括灵活并行端口配置寄存器、裸片封装寄存器配置寄存器和三维配置寄存器在内的多个更新寄存器，并采用"高位承载地址标识、低位承载配置数据"的串行配置数据格式，可由单一配置数据通路对多个配置寄存器进行寻址分发与循环更新，新增了配置状态，因此配置配置寄存器时不需要在多个状态分支进行切换，在降低测试接口开销的同时缩短了配置阶段的总耗时。

15、（3）通过在分段扫描链中设置面向板级互连的输入与输出边界扫描寄存器段、面向芯粒间互连的输入与输出裸片封装寄存器段以及多个多路选择器与三态门，并依据扫描链模式控制信号在内部测试模式、芯粒间互连测试模式与板级互连测试模式之间切换扫描通路，可使同一组寄存器段在不同测试模式下被复用为不同的扫描路径，避免了为每种测试目标单独构建独立扫描链所带来的硬件冗余与移位开销，缩短了单芯粒内部各类测试任务的整体执行时间。

16、（4）通过在次级测试访问端口接口电路中设置下行数据路由单元、控制信号路由单元、逻辑隔离单元以及上行数据汇总单元，并依据接口路由控制信号中的从芯粒选通信号、串并行模式切换信号以及非测试芯粒空闲状态控制信号对下行测试信号与上行测试响应信号进行路由切换与门控隔离，可由主芯粒一侧灵活选择各从芯粒进入测试或保持空闲，并按需在串行链路与并行链路之间切换，从而避免了传统菊花链方式中间芯粒失效导致后续芯粒无法测试的情况。

17、（5）通过将系统进一步与硅中介层及多个芯粒相结合，并利用硅中介层中的微凸块在主芯粒的次级测试访问端口接口电路与各从芯粒的主测试访问端口之间分别引出独立、并行的物理连线，可在并行模式下使各从芯粒同时接收来自主芯粒的下行测试信号并回传测试响应信号，从而将传统串行菊花链下随从芯粒数量线性增长的测试时间显著压缩，有效缓解了多芯粒异构集成中测试规模扩大所带来的整体测试时间问题。