基于FPGA硬件时间戳分层伺服主从PPS同步方法及系统

本发明属于时间同步与数字通信、fpga硬件时序控制，具体涉及基于fpga硬件时间戳分层伺服主从pps同步方法及系统。

背景技术：

1、在fpga测控平台、分布式数据采集、工业以太网分布式节点及网络化仪器仪表场景中，各主从节点需要建立统一高精度时间基准，保障多节点数据采集、时序控制与协同工作的时序一致性。秒脉冲pps边沿特征清晰，可通过示波器直接观测，是衡量分布式节点时间同步效果的核心载体。工程应用中，希望依托通用fpga以太网架构，在不搭载专用授时芯片、高精度时钟芯片的条件下，实现低成本、可快速部署的纳秒级主从pps同步。

2、现有fpga+ptp时间同步方案落地时存在明显短板：以太网物理层恢复时钟直接参与同步逻辑，稳定性差，易引发pps边沿抖动；ptp敏感报文与arp、icmp、udp业务报文共用传输链路，无优先级调度，易被长包阻塞，报文发送时刻不确定性大；报文解析、实时时钟、伺服控制分属不同时钟域，跨域交互易造成硬件时间戳错配，同步精度劣化；pps固有固定相位偏差直接接入校正闭环，导致内部时钟指标与外部示波器观测结果不符，调试标定难度大；传统单一pid或固定步长伺服算法收敛慢，锁定后易产生相位震荡；缺少时间戳有效性校验和时延异常样本剔除机制，网络扰动易造成从时钟跳变失步；同时多数高精度方案依赖专用授时芯片，硬件成本高，难以适配通用fpga工程的低成本应用需求。

3、因此，针对现有技术存在的上述缺陷，本发明提出一种基于fpga硬件时间戳与分层伺服校正的主从pps同步方案。

技术实现思路

1、本发明的目的是提供基于fpga硬件时间戳分层伺服主从pps同步方法及系统，该方法实现纳秒级主从pps同步，内部时钟指标与外部pps观测解耦可控，适用于fpga测控平台、分布式数据采集平台的以太网高精度时间同步场景。

2、为实现上述目的，本发明提供了基于fpga硬件时间戳分层伺服主从pps同步方法及系统，包括以下步骤：

3、s1、基于板载晶振与fpga锁相环构建主节点与从节点统一的系统时钟域；

4、s2、基于s1提供的系统时钟域，在接收端完成跨时钟域数据迁移，将以太网物理层恢复时钟域的接收数据转入系统时钟域，在报文收发边沿锁存候选时间戳，仅对ptp协议报文生成有效时间戳，将预处理后的有效时序数据输出至s3；

5、s3、基于s2输出的有效时序数据，主节点与从节点通过四类ptp报文完成闭环时序交互，依托硬件时间戳单元tsu分别采集获取主节点发送时间t1、从节点接收时间t2、从节点发送时间t3、主节点接收时间t4四组基准时间戳，且ptp报文配置最高发送仲裁优先级，输出四组基准时间戳；

6、s4、基于s3输出的四组基准时间戳，从节点解算得到主从时钟偏差与链路平均时延，并生成伺服控制误差，同时剔除畸变异常时间戳样本，输出伺服控制误差；

7、s5、基于s4输出的伺服控制误差，从节点采用分层伺服控制算法，通过相位步进与频率微调双分量叠加方式校正从端实时时钟rtc，输出rtc时钟计数值；

8、s6、基于s5输出的rtc时钟计数值，在不改动内部实时时钟与同步闭环逻辑的前提下，将系统划分为物理隔离的真实协议闭环与输出侧补偿路径，仅读取实时时钟内部纳秒寄存值与可配置相位校准阈值比对生成pps脉冲，在pps输出链路完成固定相位偏差独立校准补偿，校准过程不进入同步闭环，输出校准后pps秒脉冲信号；

9、s7、基于s6输出的校准后pps秒脉冲信号，输出主节点与从节点的pps秒脉冲信号，通过示波器观测两路pps信号相位差，完成同步效果验证。

10、优选的，s1具体包括：

11、采用50mhz板载无源晶振配合fpga锁相环，倍频生成125mhz系统主时钟与200mhz物理层辅助时钟，将实时时钟计数单元、ptp报文收发解析模块、硬件时间戳单元、分层伺服控制模块、秒脉冲输出校准模块全部约束在125mhz系统时钟域内同步运行。

12、优选的，s2具体包括：

13、通过异步fifo完成跨时钟域数据缓存迁移；在报文发送使能上升沿、接收数据有效信号上升沿锁存生成候选时间戳；仅当以太网帧以太类型字段为ptp专属标识时，判定候选时间戳为有效时间戳，其余帧类型对应时间戳直接丢弃。

14、优选的，s3中的四类ptp报文包括sync、follow_up、delay_req、delay_resp，具体交互流程包括以下子步骤：

15、s301、主节点tsu锁存sync报文发送时刻生成t1，将t1封装至follow_up报文，高优先级发送sync报文与follow_up报文；

16、s302、从节点tsu锁存sync报文接收时刻生成t2，解析完成follow_up报文后，锁存delay_req报文发送时刻生成t3，并向主节点发送delay_req报文；

17、s303、主节点tsu锁存delay_req报文接收时刻生成t4，将t4封装至delay_resp报文回传至从节点；

18、其中，ptp报文发送优先级高于arp、icmp、udp普通业务报文，单轮完整报文交互周期固定为1s。

19、优选的，s4具体包括：

20、对t2-t1、t4-t3时间差值进行500ms半秒归一化约束，消除秒边界计数跳变误差；通过64位有符号数运算通路计算得到链路平均时延与主从时钟偏差，以时钟偏差负值作为伺服控制误差；剔除超出200ns硬异常阈值、100ns路径时延异常阈值的畸变样本；

21、主从时钟偏差与链路平均时延的计算公式为：

22、；

23、

；

24、；

25、式中，为链路平均传输时延；为主从节点时钟固有偏差；为分层伺服控制输入误差量。

26、优选的，s5中，从节点采用分层伺服控制算法具体为：

27、设置三级误差门限划分四档控制模式，50ns为粗调阈值、15ns为微调阈值、3ns为死区门限；误差大于50ns采用5ns/步粗调步进，误差介于15ns~50ns采用2ns/步中调步进，误差介于3ns~15ns采用0.5ns/步微调步进，误差小于3ns时停止相位步进、仅保留频率校正；

28、通过公式校正实时时钟：

29、；

30、式中，为校正前时钟计数值，为校正后时钟计数值，为相位步进调整量，为频率微调校正量；所有校正量限幅区间为[-20ns，+20ns]。

31、本发明还提供基于fpga硬件时间戳分层伺服主从pps同步系统，包括：

32、主节点与从节点，所述主节点与从节点通过以太网链路交互四类ptp报文；

33、所述主节点为时间参考侧，包括本地晶振/锁相环、主rtc、主tsu、主ptp模块、发送仲裁模块、主pps输出模块及phy接口，用于生成基准时钟、锁存发送时间戳、封装发送同步报文并输出基准pps信号；

34、所述从节点为时间同步侧，包括本地晶振/锁相环、从rtc、从tsu、从ptp解析模块、分层伺服模块、cdc跨时钟域模块、从pps输出校准模块及phy接口，用于完成跨时钟域处理、时间戳采集、时钟偏差校正及输出侧相位校准；

35、所述发送仲裁模块配置ptp报文最高传输优先级，阻断arp、icmp、udp长包对同步报文的阻塞干扰；

36、所述cdc跨时钟域模块通过异步fifo实现恢复时钟域至系统时钟域的数据迁移，消除跨域时序抖动与时间戳错位问题；

37、所述分层伺服模块内置粗调、中调、微调、死区四档控制逻辑，实现从端时钟快速收敛与稳态无震荡锁定；

38、所述从pps输出校准模块独立配置相位校准逻辑，与内部同步闭环物理隔离，不反馈修正rtc时钟计数值与硬件时间戳。

39、本发明还提供一种主从pps同步装置，包括：

40、所述装置以fpga可编程逻辑器件为核心，外围包括板载振荡器、锁相环资源、以太网phy接口、pps输出接口、调试接口及配置存储介质；

41、fpga内部集成rtc实时时钟模块、tsu时间戳模块、ptp报文交互模块、cdc跨时钟域模块、分层伺服校正模块、pps输出校准模块，将同步方法固化为硬件流水线处理链路；

42、采用fpga soc架构时，通过ps处理器侧实现参数配置、状态监测与数据显示辅助功能；

43、所述装置实测主从pps同步误差稳定在7ns~20ns，内部时钟剩余同步误差稳定在8ns~40ns，实现纳秒级高精度时间同步。

44、因此，本发明采用上述基于fpga硬件时间戳分层伺服主从pps同步方法及系统，与现有技术相比，本发明的技术方案具有以下有益效果：

45、（1）采用全域统一125mhz系统时钟域，摒弃以太网phy恢复时钟参与同步逻辑，统一约束全部同步模块时钟域；解决传统方案多时钟域混杂、时序抖动、时间戳错位的问题；从硬件底层保障时间戳采集精度，提升同步系统运行稳定性；

46、（2）采用四档分层伺服结合相位、频率双分量叠加校正算法，搭配异常时间戳滤波与校正量限幅机制；克服传统单一pid算法收敛慢、易超调、锁定后相位震荡的缺陷；实现大误差快速收敛、小误差高精度稳态锁定，同步误差稳定至纳秒级别；

47、（3）采用pps输出侧独立相位校准、内外链路物理隔离架构，校准量不参与同步闭环迭代；解决pps输出固定相位偏差污染同步闭环、内外观测精度不一致的行业痛点；兼顾内部时钟同步精度与外部观测效果，降低工程标定调试难度。

48、下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。