一种用于直接数字频率合成系统的高速并行BCH编解码增强电路及方法

本发明属于高速数字集成电路与数据完整性保护领域，具体涉及一种用于直接数字频率合成系统的高速并行bch编解码增强电路及方法。

背景技术：

1、在高速直接数字频率合成系统中，dds输出的多位并行幅度数据通常以高于数百mhz乃至ghz级时钟速率传输至dac输入端。随着系统采样率与数据位宽的提升，数据链路的建立时间与保持时间裕量显著收窄，布线寄生、电源噪声、串扰耦合及时钟抖动等物理因素易导致位翻转或瞬态错误。当该类误码直接进入dac时，将表现为幅度量化异常或码字突变，进而在模拟输出端产生明显杂散分量，降低频谱纯度与系统信噪比。

2、在实际工程实现中，该高速并行链路面临以下物理与时序问题：

3、首先，在高频切换条件下，并行数据总线易受走线串扰、电源完整性波动及封装寄生参数影响，导致瞬态电平偏移，从而引入误码。

4、其次，随着位宽增加，异或网络与数据路径扇出显著增加，导致组合逻辑深度增长，关键路径延迟成为限制系统最高工作频率的决定因素。

5、再次，传统bch实现方式多采用串行或半并行移位寄存器结构，其结构固有的多周期计算特性难以适配单周期高速并行链路需求。

6、此外，若数据链路出现偶发误码，将直接影响dac输出模拟波形，造成谐波成分上升、杂散增强以及无杂散动态范围（sfdr）下降，从系统级角度显著劣化信号质量。

7、因此，需要一种专门面向dds至dac高速并行链路场景的结构化数据完整性增强电路，在不显著增加硬件面积的前提下，提高链路稳定性与时序裕量。

技术实现思路

1、本发明针对现有技术中bch编码通常应用于存储或通信系统，多采用串行移位寄存器结构或基于迭代算法的译码结构，其实现形式侧重吞吐率与纠错能力平衡，而非面向超高速并行片上数据链路的单周期低时延需求。将传统bch结构直接引入dds至dac链路时，会因组合逻辑层级过深、关键路径过长或译码延迟过高而无法满足高速时序闭合要求，提供了一种用于直接数字频率合成系统的高速并行bch编解码增强电路及方法，保证工作频率的前提下提升数据完整性。

2、为解决以上技术问题，本发明提供如下技术方案：一种用于直接数字频率合成系统的高速并行bch编解码增强电路，所述电路串接于直接数字频率合成器的幅度数据输出端与数模转换器的数字信号输入端之间，包括：

3、参数化可配置的并行bch编码单元，用于接收来自直接数字频率合成器的k位并行幅度数据，通过基于有限域生成多项式构建的全并行异或组合网络计算得到r位校验位，并输出n=k+r位编码数据字；

4、链路级时序增强单元，设置于所述并行bch编码单元内部及输出路径上，用于对所述全并行异或组合网络执行逻辑重排、关键路径分割及寄存器重定时处理，将其划分为多个等效的逻辑子级，以降低最大组合逻辑深度；

5、并行bch解码单元，设置于数模转换器的输入端，用于接收所述n位编码数据字，通过并行伴随式计算网络、并行错误定位逻辑及并行纠正逻辑，在单时钟周期或多级流水线周期内完成不超过t位错误的自动纠正，并输出经修正的k位幅度数据。

6、进一步地，前述的链路级时序增强单元采用多级可调节流水线寄存器阵列，在不改变bch生成多项式结构的前提下对组合逻辑路径进行等效分解，以降低最大组合逻辑级数并提升系统可闭合的最高时钟频率。

7、进一步地，前述的并行bch编码单元与所述并行bch解码单元均采用全并行组合逻辑结构实现，且不包含串行移位寄存器式计算路径。

8、进一步地，前述的编解码增强电路还包括配置寄存器，用于在不中断系统主时钟运行的情况下，动态调整信息位宽k、校验位数r及纠错能力t的参数。

9、本发明技术方案还提供一种用于直接数字频率合成系统的高速并行bch编解码增强方法，应用于串接于直接数字频率合成器与数模转换器之间的增强电路中，包括以下步骤：

10、s1、编码步骤：接收来自直接数字频率合成器的k位并行幅度数据，通过基于有限域生成多项式构建的全并行异或组合网络计算得到r位校验位，形成n=k+r位编码数据字；s2、时序增强步骤：在编码过程中，对全并行异或组合网络执行逻辑重排、关键路径分割及寄存器重定时处理，将其划分为多个等效的逻辑子级，以降低最大组合逻辑深度并提高系统最高工作频率；

11、s3、解码步骤：接收所述n位编码数据字，通过并行伴随式计算网络、并行错误定位逻辑及并行纠正逻辑，在单时钟周期或多级流水线周期内完成不超过t位错误的自动纠正，并输出经修正的k位幅度数据至所述数模转换器的输入端。

12、进一步地，前述的时序增强步骤还包括：通过多级可配置的流水线寄存器阵列，在不改变bch生成多项式结构的前提下对组合逻辑路径进行等效分解，以降低最大组合逻辑级数。

13、进一步地，前述的编码步骤与解码步骤均采用全并行组合逻辑结构实现，且不包含串行移位寄存器式计算路径。

14、进一步地，前述的高速并行bch编解码增强方法，还包括参数配置步骤：在不中断系统主时钟运行的情况下，通过配置寄存器动态调整信息位宽k、校验位数r及纠错能力t。

15、相较于现有技术，本发明采用以上技术方案的有益技术效果如下：

16、首先，在结构层面，本发明采用全并行编码与并行解码结构，避免串行移位寄存器式编码带来的时延累积问题，使纠错操作能够嵌入高速并行链路而不成为性能瓶颈。其次，通过链路级时序增强单元对关键路径进行分割与逻辑重排，使高位宽bch编码网络在ghz级时钟环境下仍可实现时序闭合，从而突破传统bch结构难以适配高速并行链路的限制。再次，本发明将纠错结构嵌入dds至dac物理链路内部，在数字域内消除瞬态误码，从源头抑制因数据错误导致的dac模拟输出杂散分量，有助于提升频率合成系统的频谱纯度与系统稳定性。此外，由于本发明支持参数化位宽配置，可根据不同应用场景灵活调整纠错能力与硬件资源消耗，实现面积、功耗与可靠性之间的工程优化平衡。综上所述，本发明不仅提供了一种适用于高速并行链路的bch纠错结构，而且通过结构化时序增强机制解决了高频环境下逻辑深度过大的问题，具有明显的工程实用价值与推广前景。

1.一种用于直接数字频率合成系统的高速并行bch编解码增强电路，其特征在于，所述电路串接于直接数字频率合成器的幅度数据输出端与数模转换器的数字信号输入端之间，包括：

2.根据权利要求1所述的用于直接数字频率合成系统的高速并行bch编解码增强电路，其特征在于，链路级时序增强单元采用多级可调节流水线寄存器阵列，在不改变bch生成多项式结构的前提下对组合逻辑路径进行等效分解，以降低最大组合逻辑级数并提升系统可闭合的最高时钟频率。

3.根据权利要求1所述的用于直接数字频率合成系统的高速并行bch编解码增强电路，其特征在于，所述并行bch编码单元与所述并行bch解码单元均采用全并行组合逻辑结构实现，且不包含串行移位寄存器式计算路径。

4.根据权利要求1所述的用于直接数字频率合成系统的高速并行bch编解码增强电路，其特征在于，所述编解码增强电路还包括配置寄存器，用于在不中断系统主时钟运行的情况下，动态调整信息位宽k、校验位数r及纠错能力t的参数。

5.一种用于直接数字频率合成系统的高速并行bch编解码增强方法，其特征在于，应用于串接于直接数字频率合成器与数模转换器之间的增强电路中，包括以下步骤：

6.根据权利要求5所述的高速并行bch编解码增强方法，其特征在于，所述时序增强步骤进一步包括：通过多级可配置的流水线寄存器阵列，在不改变bch生成多项式结构的前提下对组合逻辑路径进行等效分解，以降低最大组合逻辑级数。

7.根据权利要求5所述的高速并行bch编解码增强方法，其特征在于，所述编码步骤与解码步骤均采用全并行组合逻辑结构实现，且不包含串行移位寄存器式计算路径。

8.根据权利要求5所述的高速并行bch编解码增强方法，其特征在于，所述方法还包括参数配置步骤：在不中断系统主时钟运行的情况下，通过配置寄存器动态调整信息位宽k、校验位数r及纠错能力t的参数。