一种同步时钟电路

本技术涉及集成电路，尤其涉及一种同步时钟电路。

背景技术：

1、随着高速数据采集、通信接口及信号处理等应用对采样速率与采样精度的要求不断提升，模数转换器（analog-to-digital converter，adc）在各类集成电路系统中的应用日益广泛。在高速 adc 中，通常需要由若干路相位依次错开的时钟信号驱动各路采样支路工作，以在一个全局采样周期内完成多次有序采样，从而提升整体的等效采样率与吞吐能力。因此，如何在芯片内部由单一的全局采样时钟出发，产生一组相位关系准确、时序稳定的多路相位时钟，是高速 adc 电路设计中的一项基础性工作。

2、然而，在相关技术中，受芯片所处的工艺批次、供电电压及工作温度等条件的影响，由芯片内部产生的多路相位时钟的整体节拍相对于全局采样周期容易出现偏移，进而影响 adc 在一个全局采样周期内各路采样支路的工作时序与采样精度。

技术实现思路

1、鉴于上述问题，本技术提供了一种同步时钟电路。

2、本技术提供了一种同步时钟电路，包括：时钟生成电路，用于基于外部输入的全局采样时钟信号生成同步时钟信号；移位寄存器，用于在时钟生成电路输入的同步时钟信号的控制下，生成标志信号及反馈信号；延时控制逻辑，用于基于移位寄存器输入的反馈信号，调节时钟生成电路向移位寄存器输入同步时钟信号的频率，直至移位寄存器生成的反馈信号满足预设条件；相位产生电路，用于基于移位寄存器输入的标志信号以及时钟生成电路输入的调节后的同步时钟信号，生成多路相位时钟信号。

3、进一步地，时钟生成电路，包括：与门，用于基于外部输入的全局采样时钟信号以及经反馈支路输入的同步时钟信号，输出门控信号；多级级联的反相器，用于基于与门输入的门控信号，生成同步时钟信号；粗调延时模块，用于基于延时控制逻辑输入的粗调控制信号，调节多级级联的反相器所构成信号通路的粗调延时量；细调延时模块，用于基于延时控制逻辑输入的细调控制信号，调节多级级联的反相器所构成信号通路的细调延时量。

4、进一步地，粗调延时模块，包括：多个第一开关，多个第一开关分别设置于多级级联的反相器的不同级间节点与粗调延时模块的输出端之间，用于基于延时控制逻辑输入的粗调控制信号的比特位，控制各第一开关的导通与关断，从多级级联的反相器中选取参与环路振荡的反相器级数，以调节同步时钟信号的粗调延时量。

5、进一步地，细调延时模块，包括：多个第二开关，多个第二开关分别串联于多个电容与多级级联的反相器中一反相器的输出节点之间，用于基于延时控制逻辑输入的细调控制信号的各比特位，控制各第二开关的导通与关断，以调节接入反相器输出节点的电容数量，从而调节同步时钟信号的细调延时量。

6、进一步地，移位寄存器，包括：n级串联的d触发器，用于在时钟生成电路输入的同步时钟信号的控制下，由首级d触发器接入电源电平，并由前级d触发器向后级d触发器逐级输入数据；n级串联的d触发器中的第m级d触发器，用于经第一输出端输出标志信号；n级串联的d触发器中的第k级d触发器和第l级d触发器，用于第k级d触发器输出反馈信号高位，第l级d触发器输出反馈信号低位，反馈信号高位和反馈信号低位组成反馈信号；其中，n为大于预设数量的整数，m

7、进一步地，移位寄存器输入至延时控制逻辑的反馈信号包括当前反馈信号和历史反馈信号；延时控制逻辑，包括：调整模式选择单元，用于响应于全局采样时钟信号的上升沿，在当前反馈信号不满足预设条件的情况下，根据反馈信号以及当前调整模式选择用于调节同步时钟信号频率的调整模式；控制信号输出单元，用于基于调整模式以及当前反馈信号所指示的频率偏离方向，向时钟生成电路输出用于调节同步时钟信号的延时量的控制信号；反馈更新单元，用于在调整完成后，将当前反馈信号更新至历史反馈信号，应用于下一次调整模式的选择，直至反馈信号满足预设条件。

8、进一步地，调整模式包括粗调模式以及粗调模式对应的粗调控制信号和细调模式以及细调模式对应的细调控制信号；调整模式选择单元，包括：模式切换子单元，用于当反馈信号或当前调整模式满足以下任一切换条件时，将调整模式从当前的粗调模式切换为细调模式：历史反馈信号指示同步时钟信号的频率未达到预设频率，且当前反馈信号指示同步时钟信号的频率超过预设频率；历史反馈信号指示同步时钟信号的频率超过预设频率，且当前反馈信号指示同步时钟信号的频率未达到预设频率；粗调模式对应的粗调控制信号已达到预设的粗调下边界值；粗调模式对应的粗调控制信号已达到预设的粗调上边界值；模式保持子单元，用于在当前反馈信号与历史反馈信号不满足上述任一切换条件时，保持粗调模式不变。

9、进一步地，控制信号输出单元，包括：细调输出子单元，用于在调整模式为细调模式的情况下，当当前反馈信号指示同步时钟信号的频率未达到预设频率，且细调控制信号未达到预设的细调下边界值时，向时钟生成电路输出向减小延时量方向步进的细调控制信号；当当前反馈信号指示同步时钟信号的频率超过预设频率，且细调控制信号未达到预设的细调上边界值时，向时钟生成电路输出向增大延时量方向步进的细调控制信号；粗调输出子单元，用于在调整模式为粗调模式的情况下，当当前反馈信号指示同步时钟信号的频率未达到预设频率时，向时钟生成电路输出按照预设调节序列向减小延时量方向步进的粗调控制信号；当当前反馈信号指示同步时钟信号的频率超过预设频率时，向时钟生成电路输出按照预设调节序列向增大延时量方向步进的粗调控制信号。

10、进一步地，相位产生电路，包括：第一多路选择器，用于在移位寄存器输入的标志信号下，对时钟生成电路输入的同步时钟信号以及接地电平进行选择输出；第二多路选择器，用于在全局采样时钟信号下，对第一多路选择器输入的信号以及接地电平进行选择，输出第一相位时钟信号；异或门，用于基于移位寄存器输入的标志信号和反馈信号中的一位，输出第二相位时钟信号；延时单元，用于基于异或门输入的第二相位时钟信号，输出第三相位时钟信号；其中，第一相位时钟信号、第二相位时钟信号和第三相位时钟信号构成多路相位时钟信号。

11、进一步地，电路还包括模数转换器架构；模数转换器架构，包括：第一级模数转换器，用于基于外部输入的全局采样时钟信号进行采样，并基于相位产生电路输入的第一相位时钟信号进行模数转换，输出第一级转换结果；残差放大器，用于基于相位产生电路输入的第三相位时钟信号，对第一级模数转换器输入的第一级转换结果进行放大，输出残差信号；第二级模数转换器，用于基于相位产生电路输入的第二相位时钟信号，对残差放大器输入的残差信号进行采样和模数转换，输出第二级转换结果；数字校准引擎，用于基于第一级模数转换器输入的第一级转换结果以及第二级模数转换器输入的第二级转换结果进行数字校准。

12、与现有技术相比，本技术提供的同步时钟电路，至少具有以下有益效果：

13、（1）通过在时钟生成电路中同时引入粗调延时模块与细调延时模块，并分别采用基于反相器级数选择的粗调机制和基于反相器输出节点负载电容数量切换的细调机制，可在较大的延时调节范围内兼顾调节步长的精细化，使同步时钟信号的频率既能够快速逼近预设频率，又能够实现高分辨率的稳定锁定，有效克服了传统单一延时调节方式在调节范围与调节精度之间难以兼顾的问题。

14、（2）通过设置由n级串联的d触发器构成的移位寄存器，并分别从其中第m级、第k级和第l级抽取标志信号与反馈信号，可在不引入额外计数电路的前提下，利用移位过程中不同周期节点的电平状态对同步时钟信号的频率偏离情况进行隐式编码，为延时控制逻辑提供低开销、强实时性的频率偏离判别依据。

15、（3）通过在延时控制逻辑中设置调整模式选择单元、控制信号输出单元和反馈更新单元，并基于当前反馈信号、历史反馈信号以及当前调整模式综合判断粗调模式与细调模式之间的切换时机，可使同步时钟电路在频率偏离较大时快速进行粗调收敛，在接近目标频率时自动切换至细调精确锁定，并通过粗调上下边界值和细调上下边界值的限制避免控制信号溢出，从而提高同步时钟信号频率调节的收敛速度与稳定性。

16、（4）通过设置由第一多路选择器、第二多路选择器、异或门以及延时单元构成的相位产生电路，并以同步时钟信号和标志信号为基础生成第一相位时钟信号、第二相位时钟信号和第三相位时钟信号，可在同一相位产生架构下输出多路具有确定相位关系的时钟信号，为下游多级流水模块提供时序严格对齐的多相位时钟驱动。

17、（5）通过将同步时钟电路与第一级模数转换器、残差放大器、第二级模数转换器以及数字校准引擎相结合构成模数转换器架构，并以多路相位时钟信号分别控制各级模数转换器的采样、模数转换、残差放大及级间数据传递，可使各级模数转换操作严格对齐至全局采样时钟信号，结合数字校准引擎对级间转换误差进行校准，进一步提高模数转换器架构的转换精度与抗时序失配能力。