一种基于NS-SARADC的输出有效位数提升方法

本发明涉及一种基于ns-sar adc的输出有效位数提升方法，属于模数转换器领域。

背景技术：

1、模数转换器（adc）作为模拟世界与数字处理系统之间的关键桥梁，已广泛应用于军事侦察、精密测量、医疗诊断等领域，是现代集成电路系统中的核心功能模块之一。随着数字信号处理技术凭借其抗干扰能力强、稳定性高且易于集成等优势不断发展，系统对模拟—数字转换精度的依赖日益增强，推动了对高分辨率、高信噪比 adc 的持续需求。在此背景下，能够通过噪声整形技术有效提升量化精度的噪声整形逐次逼近模数转换器（ns-sar adc），逐渐成为面向高分辨率和高信噪比应用场景的优选方案之一。

2、ns-sar adc通过噪声整形将量化噪声推向高频，从而在目标信号带宽内获得更优的噪声性能，但在其实现过程中仍面临一些挑战：一方面，为抑制dac电容失配带来的谐波失真，采用新型误差反馈（errorfeedback，ef）失配误差整形方法降低失配误差影响；但ef失配误差整形技术引入adc过载风险，导致动态范围受限。另一方面，噪声整形将噪声推向高频后，若缺少与之匹配的数字域滤波与降采样处理，高频噪声成分将持续夹杂在输出数据中，影响后级处理与最终信噪失真比（sndr）。此外，多通道数据采集系统需要通过通信接口实现通道选择与工作状态配置，若缺少清晰定义的控制字与输出时序协同机制，会造成配置与输出不一致、数据输出时序紊乱等问题。

3、综上，为解决ns-sar adc噪声残留、动态范围受限、读数错乱等问题，后级链路还需要引入数字模块对其进行信号处理。本文提出了一种适用于ns-sar adc的数字预测的动态范围补偿技术，引入cic抽取滤波器和spi通信接口，为增大adc输出有效数据的位宽提供了一种有利方法，以应对市场的需求。

技术实现思路

1、本发明旨在提供一种面向ns-sar adc输出数据的数字后处理方法，引入数字预测的动态范围补偿技术以增大动态范围；引入cic抽取滤波器以抑制高频噪声并完成速率匹配；通过spi接口，设计与数据输出相匹配的控制字，实现通道选择与工作状态选择，确保数据能正确输出，有效地解决了传统adc噪声残留、动态范围受限、读数错乱等问题。

2、本发明采用的技术方案为一种基于ns-saradc的输出有效位数提升方法，包括以下步骤：

3、上位机通过spi通信接口向芯片写入控制字，所述控制字用于配置芯片的工作模式与输入通道选择；

4、所述芯片对主时钟进行分频，产生第一工作时钟与第二工作时钟；

5、当所述控制字指示使能数字预测功能时，所述芯片在所述第一工作时钟驱动下，对ns-saradc输出的当前数字码流执行数字预测的动态范围补偿处理，所述补偿处理基于当前输入数据与前一周期的历史状态信息进行分段判别，并根据判别结果选择对应的预测偏移量进行补偿，输出补偿后的数字码流；当所述控制字指示不使能数字预测功能时，所述芯片将所述ns-saradc输出的当前数字码流直接作为待输出数字码流；

6、所述芯片将经过或未经过所述补偿处理的所述待输出数字码流分发至两条并行链路，分别为直通串行输出链路和cic抽取滤波串行输出链路；

7、在所述直通串行输出链路中，所述待输出数字码流在所述主时钟驱动下进行并串转换并输出；

8、在所述cic抽取滤波串行输出链路中，所述待输出数字码流在所述第一工作时钟驱动下依次进行级联积分、抽取和级联梳状滤波处理，将滤波处理后的数据在所述第二工作时钟驱动下进行并串转换并输出；

9、所述上位机通过所述spi通信接口采集两条链路输出的串行数据。

10、进一步地，所述控制字由4位寄存器组成，其中1位为使能控制位，用于控制所述数字预测功能是否使能；其余3位为通道选择位，用于选通8个adc输入通道中的一个。

11、进一步地，所述主时钟的频率为128mhz，所述第一工作时钟的频率为16mhz，所述第二工作时钟的频率为2mhz。

12、进一步地，所述分段判别并根据判别结果选择对应的预测偏移量进行补偿，具体包括：

13、提取所述当前输入数据的高位比特，根据所述高位比特的取值确定当前输入数据所属的预测量程区间；

14、当所述高位比特为第一状态时，对内部扩展信号引入第一数值平移，并选取第一预测偏移量进行补偿，形成新的预测基准值，并输出当前输入数据与上一周期预测基准值之间的差分结果；

15、当所述高位比特为第二状态时，对内部扩展信号引入所述第一数值平移，并选取第二预测偏移量进行补偿，形成新的预测基准值，并输出当前输入数据与上一周期预测基准值之间的差分结果；

16、当所述高位比特为第三状态时，对内部扩展信号引入第二数值平移，并对所述内部扩展信号平移所述第二预测偏移量进行补偿，形成新的预测基准值，并输出当前输入数据与上一周期预测基准值之间的差分结果；

17、当所述高位比特为第四状态时，将所述内部扩展信号直接作为新的预测基准值，并根据当前输入数据与上一周期预测基准值的大小关系以及上一周期的量程状态，选择性地输出正向差分值或带符号指示的负向差分值。

18、进一步地，当所述高位比特为第四状态时，根据当前输入数据与上一周期预测基准值的大小关系以及上一周期的量程状态，选择性地输出正向差分值或带符号指示的负向差分值，具体包括：

19、若当前输入数据大于上一周期预测基准值，则输出两者的差值，并在最高位补零；

20、若当前输入数据小于上一周期预测基准值，且上一周期的量程状态为高量程状态或较高量程状态，则利用补码运算的回绕特性，输出当前输入数据减去上一周期预测基准值的差值；

21、若当前输入数据小于上一周期预测基准值，且上一周期的量程状态为零偏移状态，则输出上一周期预测基准值减去当前输入数据的差值，并在最高位补一以表示负向；

22、若两者相等，则输出零。

23、进一步地，所述cic抽取滤波串行输出链路中，所述抽取倍数为64倍，所述级联积分和所述级联梳状滤波均采用三级级联结构。

24、进一步地，所述cic抽取滤波串行输出链路中，将滤波处理后的26位数据截取为24位数据，并将所述24位数据分解为高字节、中字节和低字节三个并行字节，在所述第二工作时钟驱动下依次将所述三个并行字节串行输出。

25、进一步地，所述spi通信接口的通信时钟频率为2mhz，通过片选信号控制数据传输的起始与结束，通过准备信号标识一次传输窗口的开启，通过完成信号标识一次输出帧的结束。

26、进一步地，所述上位机在每次传输窗口内对所述spi通信接口的输出比特流进行采样与拼接，得到对应于所述直通串行输出链路的第一输出结果和对应于所述cic抽取滤波串行输出链路的第二输出结果。

27、一种模数转换系统，采用所述的基于ns-saradc的输出有效位数提升方法进行数字后处理。

28、具体地，本发明通过以下技术方案实现：

29、（一）spi通信接口

30、上位机和芯片之间的数据交互采用spi通信协议以减少io port数量，从而尽可能降低芯片面积。配置控制字的寄存器word[3:0]由{dp_en,add0,add1,add2}组成，其中dp_en用于控制数字预测模块adc_dp是否使能，{add0,add1,add2}用于实现8个adc输入通道的选通。上位机以clk_64m作为激励时钟，将word[3:0]通过spi的sdi端口串行写入芯片内部以完成工作模式与通道选择，最后再通过spi的sdo端口输出dout0、dout1、dout2、dout3及其有效标识dout_valid0、dout_valid1供上位机采集。其他信号如rst_n为复位信号且低电平有效，ready用于标识信号传输起始，done用于标识信号传输完成。spi通信时钟sclk的工作频率设定为2mhz，以保证输出链路与接口时序的一致性，cs_n为片选信号且在低电平时数据传输有效。

31、（二）时钟分频

32、将adc主时钟clk_128m进行8倍分频和64倍分频，分别得到clk_16m和clk_2m。clk_16m作为后级链路中的数字预测模块和cic抽取滤波器的输入时钟；clk_2m作为cic抽取滤波器并转串输出数据的工作时钟。

33、（三）数字预测补偿技术

34、在工作时钟clk_16m的驱动下对adc输出数据din[7:0]进行同步时序处理，复位信号rst_n用于初始化内部寄存器状态，并保存上一周期的预测基准寄存器last_data与量程状态寄存器vcmp_r作为历史信息用于后续数字预测与分段补偿处理；adc 输出高位 din[7:6] 所指示的预测量程区间选择对应的分段预测偏移量data1、data2，将信号uxtb与din_temp扩展为9bit，并进行数字预测偏移补偿，通过补码原理完成相邻采样间的差分计算，最终生成补偿后的差分输出数据dout及其有效标识信号dout_valid，从而在不改变adc模拟前端结构的前提下，实现对adc输出码流的基于数字预测的分段动态范围补偿与差分编码，有效避免ef mes结构引入的内部过载问题，提升系统等效动态范围并改善输出码流的连续性与稳定性。

35、（四）双链路串行输出

36、为对比抽取滤波前后的输出效果，本发明将adc芯片的数字输出划分为两条链路并行输出：一路为未经cic抽取滤波处理的直通串行输出链路，另一路为经cic抽取滤波处理后的串行输出链路。当dp_en为1时，数字预测模块开启，数字预测模块输出的dout[7:0]和dout_valid分别输入到两条链路中的din[7:0]和din_valid中。

37、直通链路中，数字预测模块输出的补偿数据dout[7:0]在clk_128m的同步下进行移位输出，实现8bit并行数据到1bit串行数据的转换，并输出有效标识dout_valid0。滤波链路中，cic抽取滤波器在clk_16m的同步下，对输入数据din[7:0]依次执行三级积分器级联、64倍抽取以及三级梳状器级联运算，并输出有效标识dout_valid；随后将cic输出的dout[25:0]截取为din[23:0]，并由p2s_cic模块在clk_2m时钟同步下将din[23:0]分解为三个并行字节分别通过向左移位高位输出dout1、dout2、dout3串行数据以及输出有效标识dout_valid1。