用于奇偶校验极化编码的方法、装置及系统与流程

本公开涉及无线通信，尤其涉及用于奇偶校验（parity-check，pc）极化编码的方法、装置及系统。

背景技术：

1、在无线通信中，由于存在快慢两种尺度的衰落效应，信道质量处于不断变化之中。因此，信道编码的设计始终要适应信道状态。调制编码方案（modulation coding scheme，mcs）自适应是一种应对变化的信道状态的有效方法，通过该方法可以实时改变调制阶数、码长和码率。因此，这便要求信道编码方案可以通过精细粒度的方式灵活地改变码长和码率，并且同时在所有可能的配置下均可以实现良好的纠错性能。信道码的精细粒度灵活性是该领域的工程师所面临的最具挑战性的问题之一。

2、同时，编码算法和解码算法两者的复杂度均需要足够低。在硬件方面，可以通过测量芯片面积和能效来评估复杂度。芯片面积和能效与算法复杂度相关，但与硬件成本和电池寿命的关系更为密切。因此，在设计编码方案时，存在降低实现复杂度的需求。

3、未来的通信系统（例如，所谓的第六代（sixth-generation，6g）系统）可能旨在支持若干具有挑战性的场景，包括例如沉浸式通信、大规模通信、以及超可靠和低时延通信。与信道编码相关的kpi包括编码增益、可靠性、吞吐量、时延、以及它们的权衡。例如，6g的吞吐量目标可以达到1 tbps以上，并且能效目标可以降低到1 pj/bit。同时，支持灵活速率匹配和ir-harq方案的编码方案也是有益的。因此，设计一个码集成来实现所有这些kpi和功能是期望的，但也是具有挑战性的

技术实现思路

1、在各个示例中，本公开描述了用于pc极化编码的方法、系统及装置。在本文中公开的示例中，描述了生成用于极化编码的pc比特的方法，包括执行循环移位操作来生成用于极化编码的pc比特的方法。该循环移位操作可以采用任何合适的硬件和/或软件来实现，例如，使用循环移位寄存器或使用基于逻辑的实现方式。本公开的示例可以提供以下技术优势：能够支持在较宽范围的码长和码率下的pc极化编码（可以用于实现性能增益），同时具有更稳定的性能（如更低的误码率）。本文中公开的用于生成pc比特的方法可以通过相对简单的方式进行定义或描述，这可能有利于推进标准化。

2、本公开的示例能够实现pc极化编码，其中，通过对长度至少为5或5以上的单元阵列执行循环移位操作来执行pc编码。可以对长度为5或5以上的单元阵列执行循环移位操作（如使用长度为5或5以上的循环移位寄存器）。此外或可替代地，多个单元的比特值可以组合为阵列中的另一单元（如通过循环移位寄存器中的互连）。与不组合比特值而通过执行短长度循环移位操作来生成pc比特的某些方法相比，使用更长的单元阵列和/或对单元阵列中的比特值进行组合（如xor）能够在从信息比特中生成pc比特时，实现更高的灵活性和多样性。例如，使用长度为5且无任何互连的循环移位寄存器的方法可能不适用于为更长的码字生成pc比特（例如，所得码字的性能或稳定性可能不佳）。以本公开的示例为例，可以生成更长的pc极化码字（如长度大于20个比特的码字），与使用长度为5或5以下的循环移位寄存器和/或不对比特值进行组合来生成pc比特的其它方法相比，这些码字表现出更稳定的性能（如更低的误码率）。例如，在生成pc比特时使用更长的阵列和/或对比特值进行组合能够生成长度更长、码重更优和码字间最小距离更大的pc极化码字，还有其它可能的技术优势。

3、根据本公开实施例的方法可以包括以下一个或多个特征：基于循环移位的pc编码方法，例如，使用移位寄存器（如具有各种前馈结构和/或反馈结构；顺时针移位方向或逆时针移位方向；寄存器的多个输入位置；寄存器的多个输出位置）；比特分配方法（如全奇偶校验比特分配；系统比特和奇偶校验比特分配；联合pc编码和比特分配）。

4、本公开的一些实施例包括这些特征中的一个或多个，这些特征可以单独采用，也可以共同协作，构成完整方案。

5、下文将进一步描述所公开示例的更多细节及其技术优势。

6、在一个示例性方面，本公开描述了一种用于生成码字的方法。所述方法包括：基于信息比特位置集和包括一个或多个奇偶校验比特位置的集合，生成奇偶校验编码向量，其中，对于所述奇偶校验编码向量中属于所述信息比特位置集的第一位置：信息比特的比特向量中的信息比特被分配至所述第一位置，所述信息比特的比特值输入至单元阵列，所述单元阵列沿移位方向循环移位1；对于所述奇偶校验编码向量中属于所述包括一个或多个奇偶校验比特位置的集合的第二位置：奇偶校验比特的比特值从所述单元阵列中输出且被分配至所述第二位置，所述单元阵列沿所述移位方向循环移位1；所述单元阵列包括5个或5个以上单元。所述方法还包括：通过将极化码应用于所述奇偶校验编码向量，生成奇偶校验极化码字；输出所述奇偶校验极化码字。

7、在上述示例性方面的一个示例中，所述单元阵列中的至少一个单元可以基于所述单元阵列中的两个或两个以上其它单元的组合。

8、在上述示例性方面的一个示例中，所述组合可以为反馈组合，其中，被组合的所述两个或两个以上其它单元包括沿所述移位方向位于所述至少一个单元下游的一个其它单元。

9、在上述示例性方面的一个示例中，所述组合可以为前馈组合，其中，被组合的所述两个或两个以上其它单元是沿所述移位方向位于所述至少一个单元上游的其它单元。

10、在上述示例性方面的一个示例中，所述循环移位操作和所述单元阵列可以采用循环移位寄存器实现，所述循环移位寄存器可以包括实现所述两个或两个以上其它单元的所述组合的互连。

11、在上述示例性方面的一个示例中，所述互连可以为前馈互连，所述前馈互连可以为方向与所述循环移位寄存器的所述移位方向相同的定向互连。

12、在上述示例性方面的一个示例中，所述互连可以为反馈互连，所述反馈互连为方向与所述循环移位寄存器的所述移位方向相反的定向互连。

13、在任一上述示例性方面的示例中，可以存在一个或多个单元基于其它单元相应的一种或多种组合，所述一种或多种组合可以采用表示所述一种或多种组合的多项式的二进制向量表示来实现。

14、在上述示例性方面的一个示例中，所述多项式可以基于给定的速率匹配输出序列长度和给定的信息块长度。

15、在任一上述示例性方面的一个示例中，所述信息比特的所述比特值可以输入至所述单元阵列中除最高索引单元和最低索引单元之外的单元。

16、在任一上述示例性方面的示例中，所述奇偶校验比特的所述比特值可以从所述单元阵列中除所述最高索引单元和所述最低索引单元之外的单元输出。

17、在任一上述示例性方面的示例中，所述奇偶校验编码向量可以基于所述信息比特位置集、所述包括一个或多个奇偶校验比特位置的集合以及包括一个或多个冻结比特位置的集合生成，对于所述奇偶校验编码向量中属于所述冻结比特位置集的第三位置，冻结比特值可以被分配至所述第三位置。

18、在任一上述示例性方面的示例中，所述移位方向可以是从所述单元阵列中的最高索引单元到所述单元阵列中的最低索引单元。

19、在上述部分示例性方面的示例中，所述移位方向可以是从所述单元阵列中的最低索引单元到所述单元阵列中的最高索引单元。

20、在任一上述示例性方面的示例中，所述奇偶校验编码向量中属于所述包括一个或多个奇偶校验比特位置的集合的所有比特位置可以包括从所述单元阵列中输出的比特值。

21、在任一上述示例性方面的示例中，所述方法可以包括：通过通信信道发送所述奇偶校验极化码字。

22、在任一上述示例性方面的示例中，所述方法可以包括：获取所述信息比特的比特向量。

23、在另一个示例性方面，本公开描述了一种用于对码字进行解码的方法。所述方法包括：对奇偶校验极化码字进行解码，其中，所述解码包括：将每个解码后的信息比特的比特值输入至单元阵列，并沿移位方向将所述单元阵列循环移位1；通过对于每个奇偶校验比特，从所述单元阵列中输出所述奇偶校验比特的比特值，并沿所述移位方向将所述单元阵列循环移位1，生成一个或多个奇偶校验比特，其中，所述单元阵列包括5个或5个以上单元。所述方法还包括：输出所述解码后的奇偶校验极化码字。

24、在上述示例性方面的一个示例中，所述单元阵列中的至少一个单元可以基于所述单元阵列中的两个或两个以上其它单元的组合。

25、在上述示例性方面的一个示例中，所述循环移位操作和所述单元阵列可以采用循环移位寄存器实现，所述循环移位寄存器可以包括实现所述两个或两个以上其它单元的所述组合的互连。

26、在任一上述示例性方面的示例中，所述方法可以包括：接收所述奇偶校验极化码字。

27、在另一个示例性方面中，本公开描述了一种装置。所述装置包括：处理器；包括指令的非瞬时性存储器，其中，所述指令在由所述处理器执行时，使得所述装置执行所述方法的任一上述示例性方面。

28、在另一个示例性方面中，本公开描述了一种装置。所述装置包括：编码模块，用于执行所述用于生成码字的方法的任一上述示例性方面的步骤；解码模块，用于执行所述用于对码字进行解码的方法的任一上述示例性方面的接收步骤。

29、在另一个示例性方面中，本公开描述了一种存储有机器可执行指令的非瞬时性计算机可读介质。所述指令在由计算装置执行时，使得所述装置执行所述方法的任一上述示例性方面。

30、在另一个示例性方面中，本公开描述了一种处理模块。所述处理模块用于控制装置以使得所述装置执行所述方法的任一上述示例性方面。

31、在另一个示例性方面中，本公开描述了一种包括处理器的芯片或芯片组。所述处理器用于执行指令以使得装置执行所述方法的任一上述示例性方面。

32、在另一个示例性方面中，本公开描述了一种计算机程序。当所述计算机程序在计算机上运行时，使得所述计算机执行所述方法的任一上述示例性方面。