一种RRAM存储器的集成装置及方法

本发明涉及半导体，尤其涉及一种rram存储器的集成装置及方法。

背景技术：

1、随着现有计算系统算力显著提升以及算法的改进，人工神经网络的性能也越来越强大。由感知机到多层感知机再到深度神经网络，网络性能的提升与网络层数呈现出显著的正相关关系，imagenet竞赛数据表明，为得到低于5％的错误率，神经网络层数已经大于200层，同时，网络参数总量也超过一千亿(100billion)。如此巨大的网络参数量为网络训练带来硬件上的挑战。

2、阻变存储器的结构简单，功耗低，能够与cmos工艺兼容，且集成密度高，已成为下一代非挥发性存储器的候选者之一。以1t1r结构的rram为存储器的密例，晶体管的尺寸远大于rram的尺寸，rram与晶体管的1t1r集成结构，集成密度受限于晶体管的尺寸(6f2)。为了达到更高密度，晶体管就需要进行微缩，但是当晶体管微缩时，更容易受工艺参数影响，产生缺陷，造成工艺良率降低。晶体管不断微缩时，驱动电流会很弱，达不到器件操作所需电流，无法使器件工作；同时传统三维阻变存储器架构存在制备工艺难度大，阵列中串扰明显，存储阵列与逻辑集成方案不明确等问题，在短时间内无法实现三维阻变存储器的成熟芯片。

3、然而，现有阻变存储器存在以下缺陷：

4、(1)存储密度受限：传统1t1r架构中每个rram单元需独占一个晶体管，导致面积利用率低(参考图1)；

5、(2)功耗与漏电流问题：多单元独立控制时漏电流叠加，静态功耗显著增加；

6、(3)制造复杂度高：晶体管数量随容量线性增长，良率与成本难以优化；

7、(4)存算融合效率低：传统架构难以支持高并行度的矩阵运算，制约ai加速性能。

技术实现思路

1、鉴于上述的分析，本发明实施例旨在提供一种rram存储器的集成装置及方法，用以解决存储密度受限、多单元独立控制时漏电流叠加、制造复杂度高和存算融合效率低等问题。

2、一方面，本发明实施例提供了一种rram存储器的集成装置，包括：晶体管，位于半导体衬底中及上方；第一金属层，位于晶体管层上方，分别经由源极接触件、漏极接触件和栅极接触件连接至所述半导体衬底的源极、漏极和栅极；第一rram层，位于所述第一金属层上方，包括多个并联的第一变阻器，其中，各第一变阻器顺序经由多个第一通孔接触件、所述第一金属层和多个漏极接触件串联连接至所述晶体管的漏极；第二金属层，位于所述第一rram层上方；第二rram层，位于所述第二金属层上方，包括多个并联的第二变阻器，其中，各第二变阻器顺序经由多个第二通孔接触件、所述第二金属层、多个第三通孔接触件、所述第一金属层和多个漏极接触件串联连接至所述晶体管的漏极，其中，多个所述第一变阻器和多个所述第二变阻器在垂直方向上不重叠，并且各个第一通孔接触件与各个第三通孔接触件在垂直方向上均独立地分布在所述晶体管的漏极上方。

3、上述技术方案的有益效果如下：1tnr架构中一个晶体管串联n个rram单元(n个rram单元并联连接)，导致面积利用率提高，进而提高存储密度。1tnr支持高并行度的矩阵运算，增强ai加速性能。通过实现两层及两层以上的垂直堆叠，不仅能够大幅提升存储密度，还能实现类似生物神经网络中突触连接的多级动态调控。

4、基于上述装置的进一步改进，所述晶体管包括：栅极，为u形，并且位于半导体衬底上方，其中，u形栅极包括第一支部、第二支部和连接所述第一支部和所述第二支部的栅极连接部；源极，位于所述半导体衬底中并且设置在u形栅极内部；漏极，为u形，位于所述半导体衬底中，u形漏极从所述u形栅极的开口处环绕所述u形栅极并且所述u形漏极包括第一支部、第二支部和连接漏极连接部，其中，所述u形栅极的第一支部和第二支部延伸至所述u形漏极内部而所述栅极连接部未被所述u形漏极环绕。

5、基于上述装置的进一步改进，所述第一变阻器的数量为2n，并且n大于等于2，其中，n个第一变阻器在垂直方向上位于所述漏极的第一支部上方；剩余n个第一变阻器在垂直方向上位于所述u形栅极的第二支部上方，其中，所述漏极的第一支部邻近所述u形栅极的第一支部，而远离所述u形栅极的第二支部，并且2n个所述第一变阻器设置为位于矩形的角部处。

6、基于上述装置的进一步改进，所述第二变阻器的数量包括为2n，并且n大于等于2，其中，n个第二变阻器在垂直方向上位于所述u形栅极的第一支部上方；剩余n个第二变阻器在垂直方向上位于所述漏极的第二支部上方，其中，所述漏极的第二支部邻近所述u形栅极的第二支部，而远离所述u形栅极的第一支部，并且2n个所述第二变阻器设置为位于矩形的角部处。

7、基于上述装置的进一步改进，所述第一变阻器和所述第二变阻器包括：底部电极，位于下电极通孔接触件上方；储氧层，位于所述底部电极上方；阻变层，位于所述储氧层上方，其中，所述阻变层的厚度小于所述储氧层的厚度；顶部电极，位于所述阻变层上方，其中，所述底部电极、所述储氧层、所述阻变层和所述顶部电极的宽度相同，以及所述下电极通孔接触件的宽度大于所述第一通孔接触件的宽度。

8、基于上述装置的进一步改进，所述栅极包括栅极介质层和栅极层，以及位于所述栅极层侧壁上的侧墙，其中，源极金属化层位于所述源极上方，以及漏极金属化层位于所述漏极上方，其中，源极金属化层和所述漏极金属化层的厚度小于所述栅极介质层的厚度；所述u形栅极的第一支部和第二支部经由所述栅极介质层与所述漏极连接部的内壁接触。

9、基于上述装置的进一步改进，rram存储器的集成装置还包括：

10、氧化绝缘层，位于所述晶体管上方，其中，所述源极接触件、所述漏极接触件和所述栅极接触件设置在所述氧化绝缘层中；

11、第一介质层，位于所述氧化绝缘层和所述第一金属层之间；

12、第一钝化层，位于所述第一介质层上方，并且用于环绕所述第一金属层；

13、第二介质层，位于所述第一钝化层上方；

14、第二钝化层，位于所述第二介质层上方，并且用于环绕所述第一rram层；

15、第三介质层，位于所述第二钝化层上方；

16、第三钝化层，位于所述第三介质层上方，用于环绕所述第二金属层；

17、第四介质层，位于所述第三钝化层上方；

18、第四钝化层，位于所述第四介质层上方，用于环绕所述第二rram层。

19、另一方面，本发明实施例提供了在半导体衬底中及上方形成晶体管；在所述晶体管上方形成氧化绝缘层，并且在所述氧化绝缘层中形成源极接触件、漏极接触件和栅极接触件；在所述晶体管上方形成第一金属层，以分别经由所述源极接触件、所述漏极接触件和所述栅极接触件连接至所述源极、所述漏极和所述栅极；在所述第一金属层上方形成第一rram层，并将所述第一rram层刻蚀为多个并联的第一变阻器，使得各第一变阻器顺序经由第一通孔接触件、所述第一金属层和漏极接触件串联连接至所述晶体管的漏极；在所述第一rram层上方形成第二金属层；在所述第二金属层上方形成第二rram层，并将所述第二rram层刻蚀为多个并联的第二变阻器，使得各第二变阻器顺序经由第二通孔接触件、所述第二金属层、第三通孔接触件、所述第一金属层和漏极接触件串联连接至所述晶体管的漏极，其中，多个所述第一变阻器和多个所述第二变阻器在垂直方向上不重叠，并且各个第一通孔接触件与各个第三通孔接触件在垂直方向上均独立地分布在所述晶体管的漏极上方。

20、基于上述方法的进一步改进，所述第一变阻器和所述第二变阻器的数量均为2n并且n大于等于2，其中，

21、n个第一变阻器在垂直方向上位于所述漏极的第一支部上方；

22、剩余n个第一变阻器在垂直方向上位于u形栅极的第二支部上方，其中，所述漏极的第一支部邻近所述u形栅极的第一支部，而远离所述u形栅极的第二支部，并且2n个所述第一变阻器设置为位于矩形的角部处；

23、n个第二变阻器在垂直方向上位于所述u形栅极的第一支部上方；

24、剩余n个第二变阻器在垂直方向上位于所述漏极的第二支部上方，其中，所述漏极的第二支部邻近所述u形栅极的第二支部，而远离所述u形栅极的第一支部，并且2n个所述第二变阻器设置为位于矩形的角部处。

25、基于上述方法的进一步改进，在所述第一金属层上方形成第一rram层或者在所述第二金属层上方形成第二rram层进一步包括：在所述第一金属层或所述第二金属层上方沉积钝化材料层，然后对所述钝化材料层进行通孔图形化与刻蚀，然后在通孔中填充底部电极材料层；在所述钝化材料层上方顺序沉积储氧层和阻变层，其中，所述储氧层的厚度大于所述阻变层的厚度；在所述阻变层上方沉积顶部电极材料层；利用深紫外光刻工艺生成变阻器图案，然后采用反应离子刻蚀工艺对所述变阻器图案进行刻蚀以生成多个所述第一变阻器或多个所述第二变阻器。

26、与现有技术相比，本发明至少可实现如下有益效果之一：

27、1、存储密度提高：1tnr架构中一个晶体管串联n个rram单元，导致面积利用率提高。

28、2、1tnr提高存储密度的方法实际制造工艺简单，通过在互连层的任意两层之间可以通过沉积、刻蚀和互联制备出rram单元。

29、3、1tnr支持高并行度的矩阵运算，增强ai加速性能。通过实现三层或三层以上的垂直堆叠，不仅能够大幅提升存储密度，还能实现类似生物神经网络中突触连接的多级动态调控。此外，多层叠加结构有助于构建更为复杂的存取路径，提高整体数据处理速度及能量效率。

30、本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。