一种基于FeFET的低功耗全加器及芯片

本发明涉及集成电路的一种全加器，尤其涉及一种基于fefet的低功耗全加器，还涉及一种芯片。

背景技术：

1、人工智能应用的飞速发展导致算力需求猛增，传统冯·诺依曼架构因运算与存储单元分离，数据频繁搬运引发了“存储墙”和“功耗墙”，存算一体技术应运而生。全加器作为数字集成电路的核心基础运算单元，其功耗直接决定加法阵列、算术逻辑单元及芯片的整体能效。

2、现有主流全加器主要基于传统cmos器件搭建，电路结构成熟但存在明显功耗短板：依赖互补管开关实现逻辑运算，器件存在固有亚阈值漏电，静态功耗极高；同时传统cmos器件不具备非易失存储能力，运算过程中需频繁读写并搬运中间数据，产生显著动态功耗。上述问题导致传统cmos全加器的整体电路能效难以满足超低功耗集成电路及边缘轻量化计算的应用需求。同时，现有的基于fefet的全加器架构设计仍不成熟，普遍存在器件数量冗余、电路拓扑复杂的问题，运算过程中产生大量翻转功耗。

技术实现思路

1、为解决现有的全加器存在高功耗的技术问题，本发明提供一种基于fefet的低功耗全加器及芯片。

2、本发明采用以下技术方案实现：一种基于fefet的低功耗全加器，其包括：

3、fefet晶体管f1、f2；f1源极连接输入信号b，f1栅极连接第一子输入信号a1；f2源极连接b的反相信号，f2栅极连接第二子输入信号a2，信号a1、a2共同表示输入信号a；f1漏极和f2漏极相连，并用于输出同或逻辑信号xnor；

4、反相器inv，其输入端连接信号xnor，并用于输出信号xor；

5、cmos传输门tg1、tg2、tg3、tg4；tg1的输入端连接输入信号c的反相信号，tg1的控制端分别连接信号xor和xnor；tg2的输入端连接输入信号c，tg2的控制端分别连接信号xnor和xor；tg1和tg2的输出端相连，并用于输出和位信号s；tg3的输入端连接信号b，tg3的控制端分别连接信号xnor和xor；tg4的输入端连接信号c，tg4控制端分别连接信号xor和xnor；tg3和tg4的输出端相连，并用于输出进位信号co。

6、本发明通过采用两个fefet晶体管f1、f2的多阈值特性实现输入信号a与b的同或逻辑运算，并利用同或逻辑信号xnor与异或逻辑信号xor作为四个cmos传输门的控制信号，直接选通传输不同的输入信号以获得和位s与进位co，解决了现有的全加器存在高功耗的技术问题，得到了简化电路结构、显著降低静态功耗和整体运算功耗的技术效果。

7、作为上述方案的进一步改进，信号a1、a2通过以下方式表示输入信号a：当信号a1为低电平且信号a2为高电平时，表示a=0；当信号a1为高电平且信号a2为低电平时，表示a=1。

8、作为上述方案的进一步改进，通过对信号a1和a2施加不同的栅极电压，以分别对f1和f2进行高阈值或低阈值的写入，实现在后续计算阶段控制f1和f2导通或关断状态。

9、作为上述方案的进一步改进，所述全加器的工作过程包括写入阶段、保持阶段和计算阶段；

10、在写入阶段，通过向f1和f2的栅极施加预设电压，写入相应的阈值状态，使信号b和c保持低电平，和保持低电平；

11、在保持阶段，所有输入信号均置为低电平；

12、在计算阶段，向f1和f2的栅极施加导通电压，并根据写入的阈值状态控制f1和f2导通或关断，以实现信号a和b的同或逻辑运算，并通过inv和各cmos传输门分别获得信号s与co。

13、进一步地，在计算阶段，当信号xor为1且信号xnor为0时，tg1和tg4导通，tg2和tg3关断；当信号xor为0且信号xnor为1时tg1和tg4关断，tg2和tg3导通。

14、再进一步地，在写入阶段，对f1、f2的栅极施加的高电平电压为3v，写入持续时间为5ns；在计算阶段，对f1、f2的栅极施加的高电平电压为0.9v，计算持续时间为2ns；在保持阶段，所述计算持续时间为5ns。

15、作为上述方案的进一步改进，所述和位信号的计算公式为：，所述进位信号的计算公式为：。

16、作为上述方案的进一步改进，每个cmos传输门包括并联的第一nmos晶体管和第一pmos晶体管；在同一个cmos传输门中，所述第一nmos晶体管和所述第一pmos晶体管的栅极分别连接互为反相的控制信号：xor和xnor；inv包括串联的第二nmos晶体管和第二pmos晶体管。

17、作为上述方案的进一步改进，f1、f2均为n型fefet晶体管，所述全加器通过向f1、f2栅极施加高电平进行低阈值写入，施加低电平进行高阈值写入。

18、本发明还提供一种芯片，其运算电路中集成有上述任意所述的基于fefet的低功耗全加器。

19、相较于现有的全加器，本发明的基于fefet的低功耗全加器及芯片具有以下有益效果：

20、1、该基于fefet的低功耗全加器，其通过采用两个fefet晶体管f1、f2的多阈值特性实现输入信号a与b的同或逻辑运算，并利用同或逻辑信号xnor与异或逻辑信号xor作为四个cmos传输门的控制信号，直接选通传输不同的输入信号以获得和位s与进位co，解决了现有的全加器存在高功耗的技术问题，得到了简化电路结构、显著降低静态功耗和整体运算功耗的技术效果。

21、2、 该基于fefet的低功耗全加器，其利用fefet晶体管的非易失存储特性，通过写入阶段预设阈值状态、计算阶段直接导通选通，无需像传统cmos全加器那样反复从存储单元读取并搬运中间数据，有效减少了数据搬运产生的动态功耗，实现了存算一体的低功耗运算。

22、3、 该基于fefet的低功耗全加器，其整体电路仅由2个fefet晶体管、4个cmos传输门和1个反相器构成，相比于现有fefet全加器（如1fefet+21mos或7fefet+2mos结构），大幅减少了晶体管使用数量，简化了电路拓扑，硬件规模更小，有利于降低芯片面积、提高集成度和制造良率。

23、4、 该基于fefet的低功耗全加器，其单次完整计算周期为12ns，平均能耗仅为0.283fj，平均功耗仅为0.0236μw，能够在极低功耗下完成全加运算，特别适用于对能效要求严苛的边缘计算和物联网终端设备。

24、5、 该芯片，其有益效果与上述基于fefet的低功耗全加器的效果相同，在此不再作赘述。

1.一种基于fefet的低功耗全加器，其特征在于，其包括：

2.如权利要求1所述的基于fefet的低功耗全加器，其特征在于，信号a1、a2通过以下方式表示输入信号a：当信号a1为低电平且信号a2为高电平时，表示a=0；当信号a1为高电平且信号a2为低电平时，表示a=1。

3.如权利要求1所述的基于fefet的低功耗全加器，其特征在于，通过对信号a1和a2施加不同的栅极电压，以分别对f1和f2进行高阈值或低阈值的写入，实现在后续计算阶段控制f1和f2导通或关断状态。

4.如权利要求1所述的基于fefet的低功耗全加器，其特征在于，所述全加器的工作过程包括写入阶段、保持阶段和计算阶段；

5.如权利要求4所述的基于fefet的低功耗全加器，其特征在于，在计算阶段，当信号xor为1且信号xnor为0时，tg1和tg4导通，tg2和tg3关断；当信号xor为0且信号xnor为1时tg1和tg4关断，tg2和tg3导通。

6.如权利要求4所述的基于fefet的低功耗全加器，其特征在于，在写入阶段，对f1、f2的栅极施加的高电平电压为3v，写入持续时间为5ns；在计算阶段，对f1、f2的栅极施加的高电平电压为0.9v，计算持续时间为2ns；在保持阶段，所述计算持续时间为5ns。

7.如权利要求1所述的基于fefet的低功耗全加器，其特征在于，所述和位信号的计算公式为：，所述进位信号的计算公式为：。

8.如权利要求1所述的基于fefet的低功耗全加器，其特征在于，每个cmos传输门包括并联的第一nmos晶体管和第一pmos晶体管；在同一个cmos传输门中，所述第一nmos晶体管和所述第一pmos晶体管的栅极分别连接互为反相的控制信号：xor和xnor；inv包括串联的第二nmos晶体管和第二pmos晶体管。

9.如权利要求1所述的基于fefet的低功耗全加器，其特征在于，f1、f2均为n型fefet晶体管，所述全加器通过向f1、f2栅极施加高电平进行低阈值写入，施加低电平进行高阈值写入。

10.一种芯片，其特征在于，其运算电路中集成有如权利要求1-9中任意一项所述的基于fefet的低功耗全加器。