一种用于卷积神经网络快速卷积运算的FPGA架构

技术特征：
1.一种用于卷积神经网络快速卷积运算的fpga架构，其特征在于：fpga架构包括若干winograd硬核计算单元，winograd硬核计算单元在fpga中以宽松方式进行排布；winograd硬核计算单元包括图像数据变换模块、权重变换模块、基于快速乘法器的点乘模块和输出变换模块；权重转换模块和图像转换模块的输入端接收数据，权重转换模块和图像转换模块的输出端输入到点乘模块，点乘模块的输出端输入到输出转换模块的输入端，输出转换模块的输出端向外输出；图像数据变换模块、权重变换模块和输出变换模块基于快速乘法器并通过位移和加法运算实现；点乘模块通过基4-booth编码器和wallace树实现；宽松方式进行排布，各winograd硬核计算单元之间均设有fpga的lb以进行间隔。2.根据权利要求1所述的用于卷积神经网络快速卷积运算的fpga架构，其特征在于：点乘模块的输入端所接收到的两个8bit数分别为被乘数和乘数，乘数通过基4-booth编码器编码，编码后再与被乘数产生4个部分积，部分积送入wallace树进行4：2 csa压缩，压缩结果通过超前进位加法器(lca)相加得到最终结果并从输出端向输出变换模块输出。

技术总结
本发明涉及一种用于卷积神经网络快速卷积运算的FPGA架构，属于FPGA架构技术领域。该架构包括若干Winograd硬核计算单元，Winograd硬核计算单元在FPGA中以宽松方式进行排布；Winograd硬核计算单元包括图像数据变换模块、权重变换模块、基于快速乘法器的点乘模块和输出变换模块；权重转换模块和图像转换模块的输入端接收数据，权重转换模块和图像转换模块的输出端输入到点乘模块，点乘模块的输出端输入到输出转换模块的输入端，输出转换模块的输出端向外输出；宽松方式进行排布，各Winograd硬核计算单元之间均设有FPGA的LB以进行间隔。本发明通过设计Winograd硬核计算单元并将其加入到FPGA上，不同于直接使用FPGA上资源实现Winograd算法，减少了计算时LBs、DSP和FPGA的互联依赖，提高了最大时钟频率。提高了最大时钟频率。提高了最大时钟频率。


技术研发人员：李皓辰 余乐 关文洋 于重重
受保护的技术使用者：北京工商大学
技术研发日：2022.09.13
技术公布日：2022/11/11