一种基于FPGABlockRam的大容量以太网报文统计限速结构的制作方法

技术特征：
1.一种基于fpga blockram的大容量以太网报文统计限速结构，其特征在于，该结构包括n个预加模块、周期刷新模块和主计数器；n个预加模块为n个独立的小位宽计数器，分别对n事件进行累加，待周期刷新模块将预加模块的预加值读取并合并到主计数器的相关存储单元后预加模块的计数值清零；预加模块包含一个丢弃标志，此标志由周期刷新模块根据主计数器中的计数值是否超过丢弃阈值进行设置，在计数周期结束时清除；主计数器的核心结构为一双口ram，双口ram中包括n个主计数器存储单元，每个主计数器存储单元包括：计数器字段、计数保持字段、丢弃阈值字段和计数修正字段；双口ram其中一个接口为读取/配置接口，该接口为其他逻辑或cpu提供了对存储单元各字段的读取接口和丢弃阈值字段的配置接口；双口ram的另一接口与周期刷新模块连接，周期刷新模块通过此接口对计数器字段、计数保持字段和计数修正字段进行更新；主计数器的一个存储单元对应一个计数器和计数事件，并持续地对该事件的发生次数进行记录；周期刷新模块连续地扫描n个预加模块以及与之关联的n个主计数器存储单元，一个预加模块和一个关联的主计数器存储单元组成一个计数单元，扫描到特定计数单元后获取对应的预加模块的预加值和主计数器各个字段，基于不同的条件执行刷新操作。2.如权利要求1所述的基于fpga blockram的大容量以太网报文统计限速结构，其特征在于，该结构包括事件向量接口，事件向量接口为n bit向量，连接到n个预加模块，对应n个以太网事件，若某事件发生则事件向量对应的bit置位为1。3.如权利要求1所述的基于fpga blockram的大容量以太网报文统计限速结构，其特征在于，该结构包括秒脉冲接口，秒脉冲接口为秒定时接口，连接周期刷新模块，每1秒钟产生1个高脉冲，此信号用于计数单元的周期性清零。4.如权利要求1所述的基于fpga blockram的大容量以太网报文统计限速结构，其特征在于，该结构包括读取/配置接口，读取/配置接口连接到主计数器模块，用于配置各个计数单元丢弃阈值，获取计数值。5.如权利要求1所述的基于fpga blockram的大容量以太网报文统计限速结构，其特征在于，所述预加模块的计数位宽综合刷新周期和事件最高频度进行设计以防止计数器溢出。6.如权利要求1所述的基于fpga blockram的大容量以太网报文统计限速结构，其特征在于，计数器字段为大位宽的计数器，用以实时累加相关事件发生次数。7.如权利要求1所述的基于fpga blockram的大容量以太网报文统计限速结构，其特征在于，计数保持字段用以记录上一计数周期结束时计数器字段的值，通过读取/配置接口获取。8.如权利要求1所述的基于fpga blockram的大容量以太网报文统计限速结构，其特征在于，丢弃阈值字段：通过读取/配置接口进行设置，若计数周期内计数器的值超过丢弃阈值则该周期剩余时间内该计数器对应事件再次发生将触发报文丢弃。9.如权利要求1所述的基于fpga blockram的大容量以太网报文统计限速结构，其特征在于，计数修正字段：用于记录特定周期内报文丢弃数量误差，在下一计数周期的丢弃策略将感知这一误差并进行相应的修正，保证在多个计数周期平均后丢弃报文数量与丢弃阈值能准确对应。
10.如权利要求1-9任一项所述的基于fpga blockram的大容量以太网报文统计限速结构，其特征在于，所述基于不同的条件执行刷新操作具体包括：若pps有效，执行如下操作：主计数器的计数保持字段置为：计数器字段 预加值；主计数器的计数器字段清零；预加模块的预加值清零；预加模块的丢弃标记清零；若主计数器中的（计数器字段 预加值）超过（丢弃阈值字段-计数修正字段）主计数修正字段设置为：计数器字段 预加值-（丢弃阈值字段-计数修正字段）；主计数器的计数器字段置为：计数器字段 预加值；预加模块的预加值清零；预加模块的丢弃标记置位；其他情况：主计数器的计数器字段置为：计数器字段 预加值；预加模块的预加值清零；在完成上述操作后周期刷新模块继续进行下一计数单元的刷新操作。

技术总结
本发明涉及一种基于FPGA BlockRam的大容量以太网报文统计限速结构，属于领域。本发明通过小位宽的预加模块对刷新周期内的事件发生次数进行记录，在较小的资源开销下保证了计数器的准确性；通过FPGA中的Block RAM构建大位宽计数器，合理地利用了FPGA内的资源；通过周期刷新的策略将预加计数器的信息同步至Block RAM中的主计数器中；通过存储单元中的丢弃阈值字段配合计数器字段实现特定事件的限速；通过计数修正字段对结构性的丢弃精度进行了补偿。保证了平均限速精度。本发明提出的方案合理地利用了FPGA中大规模存在的SRAM资源，可以在较小的逻辑资源消耗下实现较大规模的统计限速功能。有利于FPGA内资源消耗的平衡和时序的优化。和时序的优化。和时序的优化。


技术研发人员：孙云刚 于洪涛 孙光来
受保护的技术使用者：北京左江科技股份有限公司
技术研发日：2022.08.17
技术公布日：2022/9/13