加扰方法、解扰方法、加扰电路及解扰电路与流程

技术特征：
1.一种加扰方法，应用在发送终端，其特征在于，所述方法包括：所述发送终端与接收终端协商数据传输参数，其中，所述发送终端与所述接收终端处于连接状态；所述发送终端根据所述数据传输参数确认扰码多项式；所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构；所述发送终端控制切换后的所述加扰电路对待加扰的数据序列进行加扰得到加扰数据序列。2.如权利要求1所述的加扰方法，其特征在于，所述发送终端根据所述数据传输参数确认扰码多项式包括：所述发送终端从所述数据传输参数中得到扰码多项式。3.如权利要求1所述的加扰方法，其特征在于，所述发送终端根据所述数据传输参数确认扰码多项式包括：所述发送终端获取所述发送终端的数据传输速率，并根据所述数据传输速率及第一配置关系确定与所述数据传输速率对应的扰码多项式，其中，所述第一配置关系包括所述数据传输速率、所述扰码多项式之间的对应关系。4.如权利要求1所述的加扰方法，其特征在于，所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构包括：所述发送终端根据所述扰码多项式对所述发送终端的加扰电路中的开关进行闭合控制与断开控制以使所述加扰电路切换到扰码多项式所对应的电路结构。5.如权利要求1所述的加扰方法，其特征在于，所述发送终端包括多个所述加扰电路，每个所述加扰电路具有一个扰码多项式所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构包括：所述发送终端根据所述扰码多项式选择具有所述扰码多项式的加扰电路作为所述发送终端的所述加扰电路。6.如权利要求1所述的加扰方法，其特征在于，所述发送终端控制切换后的所述加扰电路对待加扰的数据序列进行加扰得到加扰数据序列包括：所述发送终端将待加扰的数据序列根据公式计算得到所述加扰数据序列，其中，bk为待加扰的输入序列，ck为所述加扰数据序列，l为扰码多项式的最高阶数，m为所述扰码电路中d触发器的数量，k为待加扰的数据序列的序列号，dk-i是所述扰码电路中第i级d触发器的输出序列，ai为反馈系数，取值为0或1，其中，ai为0，代表所述扰码电路中第i级d触发器的输出序列参与加扰运算。7.如权利要求1所述的加扰方法，其特征在于，所述发送终端与接收终端协商数据传输参数包括：所述发送终端将数据传输参数发送给所述接收终端；
所述接收终端判断是否同意所述数据传输参数；若所述接收终端不同意所述数据传输参数，所述接收终端对所述数据传输参数进行修改，存储修改后的数据传输参数，并向所述发送终端发送包含修改后的数据传输参数的第一确认码流；所述发送终端从所述第一确认码流中获取修改后的数据传输参数，并用修改后的数据传输参数对所述数据传输参数进行更新；或若所述接收终端同意所述数据传输参数，所述接收终端存储数据传输参数，并向所述发送终端发送第二确认码流。8.如权利要求1所述的加扰方法，其特征在于，所述方法还包括：所述发送终端将加扰数据序列发送给所述接收终端。9.如权利要求8所述的加扰方法，其特征在于，所述发送终端将加扰数据序列发送给所述接收终端包括：所述发送终端从所述数据传输参数中获取并行位宽；所述发送终端按照所述并行位宽将所述加扰数据序列发送给所述接收终端。10.如权利要求1所述的加扰方法，其特征在于，所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构之后还包括：所述发送终端从所述数据传输参数中获取扰码种子；将所述扰码种子作为所述加扰电路的初始值进行预加扰。11.一种解扰方法，应用在接收终端中，其特征在于，所述解扰方法包括：所述接收终端根据发送终端发送的数据传输参数确认扰码多项式；所述接收终端根据所述扰码多项式对所述接收终端的解扰电路进行切换以使所述解扰电路具有所述扰码多项式所对应的电路结构；所述接收终端接收所述发送终端发送的加扰数据序列，并根据切换后的所述解扰电路对所述加扰数据序列进行解扰。12.如权利要求11所述的解扰方法，其特征在于，所述接收终端根据所述扰码多项式对所述接收终端的解扰电路进行切换以使所述解扰电路具有所述扰码多项式所对应的电路结构包括：所述接收终端根据所述扰码多项式对所述解扰电路中的开关进行闭合控制与断开控制以使所述解扰电路切换到所述扰码多项式所对应的电路结构。13.如权利要求11所述的解扰方法，其特征在于，所述方法还包括：所述接收终端从所述数据传输参数中获取扰码种子；将所述扰码种子作为所述解扰电路的初始值进行预解扰。14.一种加扰电路，包括线性反馈移位寄存器，其特征在于，所述加扰电路还包括开关组，所述线性反馈移位寄存器包括d触发器组及异或门电路组，所述d触发器组包括m个d触发器，所述d触发器组的m个d触发器串联构成第1级至第m级d触发器，m为大于等于1的正整数，所述第1级d触发器至所述第m级d触发器中的每级d触发器的输出端分别通过所述开关组中的一个开关与所述异或门电路组中的一个第一异或门电路的输入端相连接。15.如权利要求14所述的加扰电路，其特征在于，所述线性反馈移位寄存器还包括输入
端、反馈端、输出端及第二异或门电路，所述输入端连接数据序列，所述线性反馈移位寄存器的输入端与所述反馈端连接在所述第二异或门电路的两个输入端，所述第二异或门电路的输出端分别与所述第1级d触发器的输入端及所述线性反馈移位寄存器的输出端连接，所述第1级d触发器至所述第m级d触发器的输出端的输出数据通过所有所述第一异或门电路进行异或运算得到异或运算结果，所述异或运算结果作为所述反馈端的输出结果。16.如权利要求15所述的加扰电路，其特征在于，所述加扰电路为自同步加扰结构的加扰电路。17.如权利要求14所述的加扰电路，其特征在于，所述线性反馈移位寄存器还包括输入端、反馈端、输出端及第二异或门电路，所述线性反馈移位寄存器的输入端连接数据序列，所述第m级d触发器的输出端与所述线性反馈移位寄存器的输入端分别连接在所述第二异或门电路的两个输入端，所述第二异或门电路的输出端与所述线性反馈移位寄存器的输出端相连接，所述第1级d触发器至所述第m级d触发器的输出端的输出数据通过所有所述第一异或门电路进行异或运算得到异或运算结果，所述异或运算结果作为所述反馈端的输出结果，所述反馈端与所述第1级d触发器的输入端连接。18.如权利要求17所述的加扰电路，其特征在于，所述加扰电路为帧同步加扰结构的加扰电路。19.一种解扰电路，包括线性反馈移位寄存器，其特征在于，所述解扰电路还包括开关组，所述线性反馈移位寄存器包括d触发器组及异或门电路组，所述d触发器组包括m个d触发器，所述d触发器组的所有d触发器串联构成第1级至第m级d触发器，m为大于等于1的正整数，所述第1级d触发器至所述第m级d触发器中的每级d触发器的输出端分别通过所述开关组中的一个开关与所述异或门电路组中的一个第一异或门电路的输入端相连接。20.如权利要求19所述的解扰电路，其特征在于，所述线性反馈移位寄存器还包括输入端、反馈端、输出端及第二异或门电路，所述输入端连接加扰后的数据序列，所述线性反馈移位寄存器的输入端与所述反馈端分别连接在所述第二异或门电路的两个输入端，所述第二异或门电路的输出端与所述线性反馈移位寄存器的输出端连接，所述第1级d触发器至所述第m级d触发器的输出端的输出数据通过所有所述第一异或门电路进行异或运算得到异或运算结果，所述异或运算结果作为所述反馈端的输出结果。21.如权利要求20所述的解扰电路，其特征在于，所述解扰电路为自同步加扰结构的解扰电路。22.如权利要求19所述的解扰电路，其特征在于，所述线性反馈移位寄存器还包括输入端、反馈端、输出端及第二异或门电路，所述线性反馈移位寄存器的输入端连接数据序列，所述第m级d触发器的输出端与所述线性反馈移位寄存器的输入端分别连接在所述第二异或门电路的两个输入端，所述第二异或门电路的输出端与所述线性反馈移位寄存器的输出端相连接，所述第1级d触发器至所述第m级d触发器的输出端的输出数据通过所有所述第一异或门电路进行异或运算得到异或运算结果，所述异或运算结果作为所述反馈端的输出结果，所述反馈端与所述第1级d触发器的输入端连接。23.如权利要求22所述的解扰电路，其特征在于，所述解扰电路为帧同步加扰结构的解扰电路。

技术总结
本申请涉及一种加扰方法、解扰方法、加扰电路及解扰电路。采用所述加扰方法，发送终端能够根据数据传输参数，如数据传输速率，确定加扰多项式，并根据扰码多项式对发送终端的加扰电路中的开关进行闭合控制与断开控制以使加扰电路切换到与数据传输速率对应的扰码多项式所对应的电路结构，并按照扰码多项式对数据序列进行加扰，从而实现在不同的数据传输速率的传输场景中采用不同的扰码多项式对数据序列进行加扰，增强抑制数据序列中连0和连1的长度的能力，提高数据序列的时钟恢复能力及降低码间串扰。此外，发送终端还能够根据数据传输速率确定并行位宽，并按照并行位宽将加扰数据序列发送出去，能够降低功耗及减少成本。能够降低功耗及减少成本。能够降低功耗及减少成本。


技术研发人员：潘银海 杜思清 眭克涵 常鸣 王洪利 曹孝文
受保护的技术使用者：华为技术有限公司
技术研发日：2020.12.04
技术公布日：2022/6/7