存储器中的算术操作的制作方法

技术特征：
1.一种用于存储器中的算术操作的方法，其包括：将第一位串写入到存储器阵列(130；230)的与第一存取线(687-x、687-y)耦合的第一存储器单元群组和与第二存取线(687-x、687-y)耦合的第二存储器单元群组，以使用第一位串和第二位串作为操作数在所述存储器阵列内执行算术操作；将对应于与所述第二位串相关联的数值的初始值存储于计数器(114)内，其中根据通用数格式或位置格式格式化所述第一位串和所述第二位串；和对于数个加法操作中的每一个，通过以下操作执行所述数个加法操作直到所述计数器达到特定值为止：使用存储于所述第一存储器单元群组中的所述第一位串作为第一操作数；或使用存储于所述第二存储器单元群组中的位串或存储于所述存储器阵列的耦合到第三存取线(687-x、687-y)的第三存储器单元群组中的位串作为用于所述数个加法操作中的每一个的第二操作数；和在所述数个加法操作中的每一个之后，将所述数个加法操作中的前一加法操作的结果写入到所述第二存储器单元群组或所述第三存储器单元群组，所述第二存储器单元群组或所述第三存储器单元群组的对应位串不用作所述第二操作数；其中当所述计数器达到所述特定值时，存储于所述第二存储器单元群组或所述第三存储器单元群组中的所述数个加法操作的结果对应于所述算术操作的结果。2.根据权利要求1所述的方法，其另外包括：响应于所述数个加法操作中的每一个完成而更新与所述计数器相关联的值；和执行所述数个加法操作直到所述计数器达到所述特定值1为止。3.根据权利要求1所述的方法，其中所述第一位串或所述第二位串或这两者包括指示相应位串是负值还是正值的位，且其中所述方法另外包括：响应于所述第一位串和所述第二位串的所述符号位各自具有相同位值，使指示正值的所得符号位(333)与所述算术操作的所述结果相关联；和响应于所述第一位串和所述第二位串的所述符号位各自具有不同位值，使指示负值的所得符号位(333)与所述算术操作的所述结果相关联。4.根据权利要求1到3中任一权利要求所述的方法，其另外包括在将所述第一位串写入到所述存储器阵列的所述第一存储器单元群组和所述第二存储器单元群组之前：执行将所述第一位串或所述第二位串或这两者转换成ieee 754浮点格式或定点二进制格式的操作，以使得在所述第一位串、所述第二位串或这两者呈所述ieee754浮点格式或所述定点二进制格式时执行所述数个加法操作。5.根据权利要求4所述的方法，其另外包括在执行所述数个加法操作之后：执行将所述算术操作的呈所述ieee 754浮点格式或所述定点二进制格式的所述结果转换成所述通用数格式或所述位置格式的操作；和将所述算术操作的具有所述经转换格式的所述结果写入于所述存储器阵列内。6.一种用于存储器中的算术操作的设备，其包括：感测电路系统(150；250)，其包括耦合到存储器阵列(130；230)的感测放大器(649)和计算组件(665)，其中具有与其相关联的第一数值的第一位串和具有与其相关联的第二数值的第二位串存储于所述存储器阵列的相应第一行和第二行中；
计数器(114)，其以通信方式耦合到所述感测电路系统和所述存储器阵列；和控制电路系统(120；220)，其耦合到所述计数器、所述感测电路系统和所述存储器阵列，其中所述控制电路系统被配置成：将初始值存储于所述计数器内；和致使所述感测电路系统至少部分地基于所述计数器所存储的所述值而使用所述第一位串、所述第二位串或第三位串或其任何组合执行算术操作的数次重复，其中对于所述数次重复中的每一个，所述感测电路系统被配置成：通过将所述第二数值和第三数值中的较大数值与所述第一数值相加来执行加法操作，其中所述第三位串具有与其相关联的所述第三数值并且存储于所述存储器阵列的第三行中；和将所述加法操作的结果存储于所述存储器阵列的所述第二行或所述第三行中，所述第二行或所述第三行的对应位串不用作前一加法操作的操作数；其中：由于以所述第一数值、所述第二数值或所述第三数值或其任何组合的操作数执行了所述数次重复而执行乘法操作；且存储于所述第二行或所述第三行上的所述数次重复的结果对应于所述乘法操作的结果。7.根据权利要求6所述的设备，其中所述乘法操作的所述结果存储于所述第二行或所述第三行中，在所述第二行或所述第三行中存储所述数次重复中的最后一次重复的结果。8.根据权利要求6到7中任一权利要求所述的设备，所述控制电路系统被配置成：针对所述数次重复中的每一个使所述计数器递减；和致使所述感测电路系统执行所述数次重复直到所述计数器的值达到值1为止，以使得在所述计数器中指定的所述次数对应于所述第二数值减去1。9.根据权利要求6到7中任一权利要求所述的设备，其中所述控制电路系统另外包括逻辑电路系统(122)，且所述控制电路系统被配置成在所述第一位串写入到所述第一行和所述第二行之前：从所述存储器阵列检索呈第一格式的所述第一位串和所述第二位串；致使所述逻辑电路系统执行将所述第一位串和所述第二位串从所述第一格式转换成第二格式的操作；和将具有所述经转换第二格式的所述第一位串和所述第二位串传送到所述感测电路系统，使得在所述第一位串和所述第二位串呈所述第二格式时执行所述数次重复；其中所述第一格式包括ieee 754格式、定点二进制格式或十进制格式且所述第二格式包括通用数格式和位置格式。10.根据权利要求9所述的设备，其中所述控制电路系统被配置成：从所述感测电路系统检索所述乘法操作的具有所述第二格式的所述结果；致使所述逻辑电路系统执行将所述乘法的所述结果从所述第二格式转换成所述第一格式的操作；和致使所述感测电路系统将所述乘法操作的所述结果存储于所述存储器阵列中，以使得所述乘法的所述结果以所述第一格式存储。
11.一种用于存储器中的算术操作的方法，其包括：将相应位串中的每一个转换成数个各自对应于由所述相应位串指示的数值中的相应数值的分子或分母的位串以使用所述数值的操作数执行乘法操作；将所述数个位串中对应于所述操作数的所述分子中的一个的第一位串写入到存储器阵列(130；230)的第一行和第二行；响应于写入所述第一位串而更新计数器(114)的值；和通过以下操作来执行数个第一加法操作直到所述计数器的所述值达到特定值为止：使用存储于所述第一行中的所述第一位串作为第一操作数；使用存储于所述第二行中的位串或存储于所述存储器阵列的第三行中的位串中的具有较大对应数值的那个位串作为第二操作数；和在所述数个第一加法操作中的每一个之后，将所述数个第一加法操作中的相应第一加法操作的结果替代地写入于所述存储器阵列的所述第二行或所述第三行中；其中所述乘法操作的第一部分的结果存储于所述第二行或所述第三行中具有较大对应数值的那个行中。12.根据权利要求11所述的方法，其另外包括使所述计数器的所述值递减，其中所述特定值是1。13.根据权利要求11所述的方法，其另外包括将所述数个第一加法操作中的所述相应第一加法操作的所述结果写入于所述存储器阵列的所述第二行或所述第三行中具有较小对应数值的那个行中。14.根据权利要求11所述的方法，其中所述相应位串中的一或多个包括指示所述相应位串中的所述一或多个呈分数形式的分数。15.根据权利要求11到14中任一权利要求所述的方法，其另外包括：将所述数个位串中指示所述操作数的所述分母中的一个的第三位串写入到所述存储器阵列的第四行和第五行；响应于写入所述第三位串而更新所述计数器的值；和通过以下操作来执行数个第二加法操作直到所述计数器达到数值1为止：使用所述第三行中的所述第三位串作为所述数个第二加法操作的一个操作数；使用存储于第五行中的位串或存储于所述存储器阵列的第六行中的位串中具有较大对应数值的那个位串作为所述数个第二加法操作的另一操作数；和在所述数个第二加法操作中的每一个之后，将所述数个第二加法操作中的相应第二加法操作的结果替代地写入于所述存储器阵列的所述第五行或所述第六行中；其中所述乘法操作的第二部分的结果存储于所述第五行或所述第六行中具有较大对应数值的那个行中。16.根据权利要求11到14中任一权利要求所述的方法，其另外包括：使用逻辑电路系统(122)通过将所述第一部分的所述结果除以所述第二部分的所述结果来执行除法操作，其中所述除法操作的结果对应于所述乘法操作的结果。17.一种用于存储器中的算术操作的系统，其包括：逻辑电路系统(122)，其耦合到存储器阵列(130；230)；计数器(114)，其耦合到所述逻辑电路系统和所述存储器阵列；和
控制电路系统(120；220)，其耦合到所述计数器、所述逻辑电路系统和所述存储器阵列，其中作为调用根据通用数或位置格式格式化的多个位串执行乘法操作的部分，所述控制电路系统被配置成进行以下操作：将所述计数器初始化为具有第一计数器值；将第一位串和第二位串分别写入到所述存储器阵列的第一行和所述存储器阵列的第二行；响应于写入所述第一位串和所述第二位串，使所述第一计数器值递减到第二计数器值；致使使用所述第一位串和所述第二位串作为操作数执行第一加法操作，其中作为所述第一加法操作的所述执行的部分，所述控制电路系统将进行以下操作：响应于所述第一加法操作完成而使所述计数器递减；和将所述第一加法操作的结果写入到所述存储器阵列的第三行；致使使用所述第一位串和存储于所述存储器阵列的所述第三行中的所述第一加法操作的所述结果作为操作数执行第二加法操作，其中作为执行所述第二加法操作的部分，所述控制电路系统将进行以下操作：响应于所述第二加法操作完成而使所述计数器递减；和将所述第二加法操作的结果写入到所述存储器阵列的所述第二行；确定所述计数器已递减到指示所述乘法操作完成的值；响应于确定存储于所述存储器阵列的所述第二行中的所述加法操作的所述结果与存储于所述第三行中的所述加法操作的所述结果相比具有与其对应的较大数值，将存储于所述第二行中的所述加法操作的所述结果写入到所述存储器阵列外部的电路系统；和响应于确定存储于所述存储器阵列的所述第三行中的所述加法操作的所述结果与存储于所述第二行中的所述加法操作的所述结果相比具有与其对应的较大数值，将存储于所述第三行中的所述加法操作的所述结果写入到所述存储器阵列外部的所述电路系统，其中在将存储于所述第二行中的所述加法操作的所述结果或存储于所述第三行中的所述加法操作的所述结果写入到所述阵列外部的所述电路系统之前，所述逻辑电路系统被配置成执行将存储于所述第二行中的所述加法操作的所述结果或存储于所述第三行中的所述加法操作的所述结果从所述通用数或位置格式转换成ieee 754浮点格式或定点二进制格式的操作。18.根据权利要求17所述的系统，其中所述控制电路系统被配置成在具有相同位长度的多个位串当中执行乘法操作。19.根据权利要求18所述的系统，其中所述控制电路系统被配置成：确定所述多个位串中的所述一或多个中的至少两个具有相同位长度的指数位子集(337)；和响应于所述确定，使用所述多个位串中的所述一或多个中的至少两个执行所述乘法操作。

技术总结
描述与存储器中的算术操作相关的系统、设备和方法。可使用位串并在存储器阵列内执行所述算术操作，无需将所述位串传送到所述存储器阵列外部的电路系统。举例来说，可包含感测放大器和计算组件的感测电路系统可耦合到存储器阵列。控制器可耦合到所述感测电路系统并且可被配置成致使一或多个位串从所述存储器阵列传送到所述感测电路系统。除了所述算术操作之外，所述感测电路系统还可使用所述一或多个位串执行逻辑操作。位串执行逻辑操作。位串执行逻辑操作。


技术研发人员：S
受保护的技术使用者：美光科技公司
技术研发日：2021.07.20
技术公布日：2022/1/21