分组密码算法的硬件控制系统的制作方法

技术特征：
1.一种实现分组密码算法的硬件控制系统，其特征在于，包括；密钥扩展模块，包括用于接收外部密钥输入的密钥数据输入接口key_in、开始信号输入接口ke_star_in、扩展完成信号输出接口ke_done_out、轮密钥输出接口rkey_out以及用于轮密钥扩展运算的轮密钥扩展运算单元；所述轮密钥扩展运算单元连接所述密钥数据输入接口key_in、开始信号输入接口ke_star_in、扩展完成信号输出接口ke_done_out以及轮密钥输出接口rkey_out；流程调度模块，包括用于接收外部加解密启动信号的启动信号输入接口start_in、与所述开始信号输入接口ke_star_in连接的密钥扩展开始信号输出接口ke_start_out、缓存管理输出接口bfi_ctl_out、以及n个密码运算启动信号输出接口jm_start_out；加解密处理模块，包括n组用于进行密码运算的加/解密模块mm，n组所述加/解密模块mm与所述n个密码运算启动信号输出接口jm_start_out一一对应连接；输入数据缓存模块，包括用于接收外部数据输入的数据输入接口data_in，与所述缓存管理输出接口bfi_ctl_out连接的缓存管理输入接口bfi_ctl_in，与n组所述加/解密模块mm一一对应连接的n个数据输出接口bf_dout；输出数据缓存模块，与所述加解密处理模块连接，用于对所述加解密处理模块处理后的数据进行缓存存储并输出。2.根据权利要求1所述的实现分组密码算法的硬件控制系统，其特征在于，还包括输出数据管理模块；所述流程调度模块还包括输出反馈输入接口oc_back_in；所述输出数据管理模块，包括与所述输出反馈输入接口oc_back_in连接的输出反馈输出信号oc_back_out、与n组所述加/解密模块mm一一对应连接的n个运算状态输入接口mm_inf_in、以及与所述输出数据缓存模块连接的输出缓存管理输出接口bfo_ctl_out。3.根据权利要求1或2所述的实现分组密码算法的硬件控制系统，其特征在于，所述输出数据缓存模块以及所述所述输入数据缓存模块均包括寄存器、加法器、d触发器、比较电路、ram存储器和/或其他能够根据时钟脉冲进行读写数据操作的存储器、时序逻辑电路和/或组合逻辑电路。4.根据权利要求1所述的实现分组密码算法的硬件控制系统，其特征在于，还包括轮密钥/配置信息缓存模块，所述流程调度模块还包括配置信息输入接口config_inf_in和轮密钥缓存管理输出接口bfc_ctl_out，所述密钥扩展模块包括轮密钥输出接口rkey_out；所述轮密钥/配置信息缓存模块包括与外部配置/加密模式输入接口连接的配置输入接口mode_in、与所述轮密钥输出接口rkey_out连接的轮密钥输入接口rkey_in，与所述配置信息输入接口config_inf_in连接的配置信息输出接口config_inf_out，与所述轮密钥缓存管理输出接口bfc_ctl_out连接的轮密钥缓存管理输入接口bfc_ctl_in与n组所述加/解密模块mm一一对应连接的连接的轮密钥输出接口bf_rk_out。5.根据权利要求1所述的实现分组密码算法的硬件控制系统，其特征在于，所述密钥扩展模块包括密钥扩展轮运算调度逻辑单元、循环入口选择逻辑电路if1、循环出口判断逻辑电路if2和p组轮密钥扩展运算单元，且p组所述轮密钥扩展运算单元须进行q次循环运算，其中p、q为正整数；数量p与次数q须满足数量关系：p
×
q＝分组密码算法轮密钥扩展运算轮数。
6.根据权利要求5所述的实现分组密码算法的硬件控制系统，其特征在于，所述密钥扩展轮运算调度逻辑单元包括与上层启动信号接口ke_start_in连接的用于接收扩展启动信号的启动信号输入接口ke_start_in_q、与p组所述轮密钥扩展运算单元分别一一对应连接的p个轮扩展启动信号输出接口；所述循环入口选择逻辑电路if1包括与上层密钥数据输入接口key_in连接的变量输入接口一rk0_tmp_in1、与所述循环出口判断逻辑电路if2的变量输出接口一rkl_tmp_out1连接变量输入接口二rk0_tmp_in2、与第一组所述轮密钥扩展运算单元连接的变量输出接口rk0_tmp_out、以及与所述密钥扩展轮运算调度逻辑单元的循环入口选择信号输出接口ke_cycle_cod_out连接选择信号输入接口ke_cycle_cod_in；p组所述轮密钥扩展运算单元依次连接；所述循环出口判断逻辑电路if2包括与第p组所述轮密钥扩展运算单元连接的变量输入接口rkl_tmp_in、与上层轮密钥输出接口rkey_out连接的变量输出接口二rkl_tmp_out2以及与所述密钥扩展轮运算调度逻辑单元的循环结束使能信号输出接口ke_cycle_end_out连接的使能信号输入接口ke_cycle_end_in。7.根据权利要求1所述的实现分组密码算法的硬件控制系统，其特征在于，每组所述加/解密模块mm包括轮密码运算调度逻辑单元、循环入口选择逻辑电路if3、循环出口判断逻辑电路if4和x组轮加/解密运算单元，且x组轮加/解密运算单元须进行y次循环运算，其中x、y为正整数，数量x与次数y须满足数量关系：x
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y＝分组密码算法加/解密运算轮数。8.根据权利要求7所述的实现分组密码算法的硬件控制系统，其特征在于，所述轮密码运算调度逻辑单元包括与上层密码运算启动信号输入接口jm_start_ink连接(k为正整数，1≤k≤n)的启动信号输入接口jm_start_in_q、与上层轮密钥输入接口mm_rk_ink连接的轮密钥/配置输入接口mm_rk_in_q、与上层运算状态输出接口mm_inf_outk连接的状态信号输出接口mm_inf_out_p、以及与x组所述轮加/解密运算单元分别一一对应连接的x个轮加/解密运算启动信号输出接口；所述循环入口选择逻辑电路if3包括与上层数据输入接口mm_dink连接的数据输入接口一data0_tmp_in1、与所述循环出口判断逻辑电路if4的数据输出接口一datal_tmp_out1连接的数据输入接口二data0_tmp_in2、与第一组所述轮加/解密运算单元连接的数据输出接口data0_tmp_out、以及与所述轮密码运算调度逻辑单元的循环入口选择信号输出接口lm_cycle_cod_out连接的选择信号输入接口lm_cycle_cod_in；x组所述轮加/解密运算单元依次连接；所述循环出口选择逻辑电路if4包括与第x个所述轮加/解密运算单元的数据输出接口data_tmpx_out连接的其数据输入接口datal_tmp_in，与上层数据输出接口mm_dout连接的数据输出接口二datal_tmp_out2、；以及与循环结束使能信号输出接口lm_cycle_end_out连接的使能信号输入接口lm_cycle_end_in。

技术总结
本发明公开了一种分组密码算法的硬件控制系统，包括密钥扩展模块、流程调度模块、输入数据缓存模块、轮密钥/配置信息缓存模块、加解密处理模块、输出管理模块以及输出数据缓存模块。其中，加解密处理模块包括N组用于进行密码运算的加/解密模块，每组加/解密模块内又包括轮运算模块和x个轮加/解密运算单元。本发明的分组密码算法的硬件控制系统通过流程调度，实现密钥扩展和n个独立加/解密运算并行处理，提高运算速度；通过加/解密模块内部轮运算调度模块完成分组密码算法轮运算的全并行或局部并行运算，实现对加/解密模块数量和轮运算单元数量的配置，使得在不同速度数据流下实现资源与速度的更优解。源与速度的更优解。源与速度的更优解。


技术研发人员：刘魁 汪鹊平 彭勇 申锟铠 刘文清 杨涛
受保护的技术使用者：湖南麒麟信安科技股份有限公司
技术研发日：2021.10.15
技术公布日：2022/1/14