基于混合数据输入的存算一体电路、芯片及计算装置的制作方法

技术特征：
1.一种基于混合数据输入的存算一体电路，包括：存储计算单元阵列、混合数据输入单元阵列，所述存储计算单元阵列包括第一预设数量个存储计算单元组，每个存储计算单元组中的存储计算单元与所述混合数据输入单元阵列中的混合数据输入单元一一对应；所述混合数据输入单元阵列中的混合数据输入单元包括计算数据输入子单元、存储数据输入子单元、数据切换子单元、数据输入端口和数据切换信号输入端口；所述存储数据输入子单元与对应的存储计算单元包括的数据存储子单元连接，所述计算数据输入子单元与对应的存储计算单元组中的存储计算单元包括的计算子单元连接；所述数据切换子单元用于根据所述数据切换信号输入端口输入的数据切换信号，将所述数据输入端口接收的数据输入所述数据存储子单元或所述计算子单元。2.根据权利要求1所述的电路，其中，所述计算子单元包括乘法器，所述乘法器用于将对应的数据存储子单元和计算子单元中的数据进行乘法计算。3.根据权利要求1所述的电路，其中，所述电路还包括的主控制器，所述主控制器用于调整当前的存算模式，其中，所述存算模式包括存储模式和计算模式，在所述存储模式下，所述主控制器向所述数据切换信号输入端口发送第一切换信号；在所述计算模式下，所述主控制器向所述数据切换信号输入端口发送第二切换信号；其中，所述第一切换信号用于指示将当前所述数据输入端口接收的数据输入对应的存储数据输入子单元中；所述第二切换信号用于指示将当前所述数据输入端口接收的数据输入对应的计算数据输入子单元中。4.根据权利要求3所述的电路，其中，所述电路还包括地址译码器；所述主控制器还用于获取待输入数据地址，并将所述待输入数据地址发送至所述地址译码器；所述地址译码器用于根据所述待输入数据地址，从所述第一预设数量个存储计算单元组中确定目标存储计算单元组；所述主控制器还用于通过所述混合数据输入单元阵列中的混合数据输入单元包括的数据输入端口，将待输入数据发送至所述目标存储计算单元组。5.根据权利要求1所述的电路，其中，所述电路还包括加法器阵列，所述加法器阵列用于对从所述第一预设数量个存储计算单元组输入的计算结果进行相加，得到累加结果。6.根据权利要求5所述的电路，其中，所述加法器阵列包括第二预设数量个加法器组，所述第二预设数量个加法器组通过级联的方式依次连接，且所述第二预设数量个加法器组中的第一级加法器组包括的加法器的输入端分别与对应的存储计算单元组连接。7.根据权利要求5所述的电路，其中，所述电路还包括移位累加器，所述移位累加器用于对所述加法器阵列先后输出的至少两个数值进行相应位数的移位以及累加，得到累加结果。8.一种芯片，其特征在于，包括根据权利要求1
‑
7中任一项所述的基于混合数据输入的存算一体电路。9.一种计算装置，其特征在于，包括根据权利要求8所述的芯片。

技术总结
本公开实施例公开了一种基于混合数据输入的存算一体电路、芯片、计算装置，其中，该电路包括：存储计算单元阵列、混合数据输入单元阵列；混合数据输入单元阵列中的混合数据输入单元包括计算数据输入子单元、存储数据输入子单元、数据切换子单元、数据输入端口和数据切换信号输入端口；存储数据输入子单元与对应的数据存储子单元连接，计算数据输入子单元与对应的多个计算子单元连接；数据切换子单元用于根据数据切换信号输入端口输入的数据切换信号，将数据输入端口接收的数据输入数据存储子单元或计算子单元。本公开实施例相比传统的存储数据输入单元和计算数据输入单元分开设置的方案，通过设置混合数据输入单元，减小了电路布局的面积。路布局的面积。路布局的面积。


技术研发人员：索超 吴强
受保护的技术使用者：上海后摩智能科技有限公司
技术研发日：2021.10.25
技术公布日：2022/1/3