一种E-GaN、D-GaN结合的半桥电路的制作方法

本发明涉及半桥驱动电路，尤其涉及一种e-gan、d-gan结合的半桥电路。

背景技术：

1、buck转换器是一种结构简单、可靠性极高的非隔离型降压拓扑结构，在二次电源、三次电源等众多领域中广泛应用。在buck转换器的实际应用中，绝大多数情况下，当电感电流正向流向负载时，上管(即高端开关)会进行硬开关操作，而下管(即低端开关)则会进行软开关操作。在这种工作模式下，开关损耗几乎全部来自于上管。此外，在为板端末级负载供电的应用场景中，例如xpu、主控制器等终端负载，它们的供电电压往往非常低，如低于1伏特。这导致buck电路在稳态运行时，通常会处于低占空比的工作状态，即大部分时间下管处于导通状态，而上管则处于关闭状态。在这种情况下，导通损耗主要集中在下管。

2、为了进一步提高系统的整体效率，应当优化上管的开关损耗，同时优化下管的导通损耗。氮化镓(gan)高电子迁移率晶体管是一种代表性的第三代半导体宽禁带功率器件。与传统的硅器件相比，gan器件更适合用于制作中压、高压以及高速的功率器件。将gan器件应用于buck电路中，可以显著提高系统的运行频率，减少对电容容量和磁性元件感量的需求，从而缩小相关元件的体积和减轻重量。因此，使用氮化镓器件替代硅器件在buck电路中，能够显著提升系统的整体性能。

3、在实现现有技术的过程中，发明人发现：以增强型氮化镓(e-gan)器件为基础构建的半桥结构方案已经得到了广泛的认可和应用。与此同时，耗尽型氮化镓(d-gan)器件也存在两种不同的应用方案：一种是d-gan直驱方案，这种方案需要产生多路负压，在实施上相对复杂；另一种是cascode gan方案，即共源共栅级联氮化镓方案。尽管cascode gan方案在某些方面提供了便利，但开关速度的外部调节较为困难，以及在应用过程中可能会遇到振荡问题。

4、从器件的角度来看，d-gan相较于e-gan具有更低的导通电阻、更大的饱和电流、更优秀的阻抗温度特性以及在相同条件下更小的coss电容。这些特性使得在buck转换器应用中，作为下管器件的选择时，d-gan明显优于e-gan。

5、然而，需要注意的是，耗尽型器件本质上是一种“常态开通”的器件，这与增强型器件所具有的“常态关断”特性形成对比。因此，当在系统中应用d-gan器件时，如果遇到外部电源切断或供电不足的情况，驱动电路将无法保持d-gan器件的关断状态。这可能导致系统中出现直通或短路等异常状态，而在严重的情况下，这些异常状态可能会导致元器件失效、烧毁，甚至造成系统永久性的损害。

6、为了解决系统在断电、掉电或控制部分欠压状态下可能出现的可靠复位问题，无论是采用d-gan直驱方案还是cascode gan方案，通常都会引入一个增强型器件(例如si-nmos)与d-gan器件在结构上串联，形成复合管。这种复合管的组合使得整体器件的特性转变为“常态关断”。但是，这种做法不可避免地会导致总导通阻抗的升高，从而直接导致运行效率的损失。

技术实现思路

1、本发明的主要目的在于提供一种e-gan、d-gan结合的半桥电路，从而克服现有技术中的不足。为实现前述发明目的，本发明采用的技术方案包括：

2、本发明提供了一种e-gan、d-gan结合的半桥电路，包括上下桥驱动分离电路、上桥臂e-gan、下桥臂d-gan，所述上下桥驱动分离电路包括第一集成电路、第二集成电路，所述第一集成电路的输出端与上桥臂e-gan连接，用于控制所述上桥臂e-gan的工作状态，所述第二集成电路的输出端与下桥臂d-gan连接，用于控制所述下桥臂的工作状态；

3、其中，当所述第一集成电路与第二集成电路相连时，所述第二集成电路的输入端连接电源，且所述第二集成电路与所述第一集成电路的输入端连接；当所述第一集成电路与第二集成电路不相连时，所述第一集成电路、第二集成电路的输入端分别连接电源，所述第二集成电路与负压产生模块连接。

4、一般性的，上桥臂、下桥臂可以为hemt器件、以及类似的mesfet、jfet器件：材料不限于砷化镓(gaas)、磷化铟(inp)和碳化硅(sic)器件。即在buck电路中，上管采用相应的增强型器件，下管采用相应的耗尽型器件。gan器件最具有实用性，优选的，上桥臂采用e-gan，下桥臂采用d-gan。

5、在一些较为具体的实施方案中，当所述第一集成电路与第二集成电路相连时，所述第一集成电路至少包括第一驱动电路，所述第二集成电路至少包括第二驱动电路、电平移位电路、第三驱动电路，

6、所述电平移位电路的输入端为信号输入端，所述电平移位电路的输出端分别与所述第二驱动电路、第三驱动电路的输入端连接，所述第二驱动电路的输出端与所述第一驱动电路的输入端连接，所述第一驱动电路的输出端连接至上桥臂，所述第三驱动电路的输出端连接至下桥臂，所述负压产生模块与所述第三驱动电路连接。

7、进一步的，所述第一驱动电路包括第一晶体管、第二晶体管，所述第一晶体管的源极连接hb，所述hb为第一晶体管供电，所述第一晶体管的栅极与所述第二晶体管的栅极相连至第一连接点，所述第一连接点为第一驱动电路的输入端；所述第一晶体管的漏极与所述第二晶体管的漏极相连至第二连接点，所述第二连接点为第一驱动电路的输出端；所述第二晶体管的源极接vs。

8、所述第二驱动电路包括第三晶体管、第四晶体管，所述第三晶体管的源极连接hb，所述第三晶体管的栅极与所述第四晶体管的栅极相连至第三连接点，所述第三连接点为第二驱动电路的输入端；所述第三晶体管的漏极与所述第四晶体管的漏极相连至第四连接点，所述第四连接点为第二驱动电路的输出端；所述第四晶体管的源极接vs。

9、所述第三驱动电路包括第五晶体管、第六晶体管，所述第五晶体管的源极接电源，所述第五晶体管的栅极与所述第六晶体管的栅极相连至第五连接点，所述第五连接点为第三驱动电路的输入端；所述第五晶体管的漏极与第六晶体管的漏极相连至第六连接点，所述第六连接点为第三驱动电路的输出端；所述第六晶体管的源极接neg。

10、所述电平移位电路至少包括第一电平移位器、第二电平移位器、第三电平移位器，所述第一电平移位器的输入端为信号输入端，所述第一电平移位器的输出端分别与所述第二电平移位器、第三电平移位器的输入端连接，所述第二电平移位器的输出端连接至第三连接点，所述第三电平移位器的输出端连接至第五连接点。

11、在一些较为具体的实施方案中，当所述第一集成电路与第二集成电路不相连时，所述第一集成电路和第二集成电路的输入端前设置有隔离模块。

12、在一些较为具体的实施方案中，当所述第一集成电路与第二集成电路不相连时，所述第一集成电路包括第七晶体管、第八晶体管，所述第七晶体管的源极连接hb，所述hb为第七晶体管供电，所述第七晶体管的栅极与所述第八晶体管的栅极相连至第七连接点，所述第七连接点为第一集成电路的输入端；所述第七晶体管的漏极与所述第八晶体管的漏极相连至第八连接点，所述第八连接点为第一集成电路的输出端；所述第八晶体管的源极接vs。

13、进一步的，所述第二集成电路包括第九晶体管、第十晶体管，所述第九晶体管的源极连接vss，所述第九晶体管的栅极与所述第十晶体管的栅极相连至第九连接点，所述第九连接点为第二集成电路的输入端；所述第九晶体管的漏极与所述第十晶体管的漏极相连至第十连接点，所述第十连接点为第二集成电路的输出端；所述第十晶体管的源极与负压产生模块连接。

14、在一些较为具体的实施方案中，所述第二集成电路包括第十一晶体管、第十二晶体管，所述第十一晶体管的源极连接电源，所述第十一晶体管的栅极与隔离器连接，所述第十二晶体管的栅极与隔离器连接，所述第十一晶体管的漏极与所述第十二晶体管的漏极相连至第十一连接点，所述第十一连接点为第二集成电路的输出端；所述第十二晶体管的源极与负压产生模块连接。

15、在一些较为具体的实施方案中，所述负压产生模块包括负压电荷泵电路、驱动电容、续流器、第一去耦电容，所述负压电荷泵电路包括第十三晶体管、第十四晶体管，

16、所述第十三晶体管的源极连接电源，所述第十三晶体管的栅极与所述第十四晶体管的栅极与cp控制器连接，所述第十四晶体管的源极接地，所述第十三晶体管pm7的漏极与所述第十四晶体管nm7的漏极相连至驱动电容，所述驱动电容与所述续流器的第一阳极连接，所述续流器的第二阳极接第十二晶体管的源极，公共阴极接地，所述第一去耦电容一端接第十二晶体管的源极，一端接地。

17、在一些较为具体的实施方案中，所述负压产生模块包括buck boost控制电路、驱动电感、第二去耦电容，所述buck boost控制电路包括第十五晶体管、二极管，

18、所述第十五晶体管的源极连接电源，第十五晶体管的栅极与buck-boost控制电路连接，第十五晶体管的漏极与二极管连接，二极管的另一端连接至第十二晶体管的源极，第十五晶体管的漏极与二极管的连接点与驱动电感连接，驱动电感另一端接地，所述第二去耦电容一端接第十二晶体管的源极，一端接地。

19、进一步的，所述e-gan、d-gan在导通状态时，工作在线性区，在关闭状态时，工作在截止区。

20、与现有技术相比，本发明的优点至少包括：

21、第一，在本发明提供的一种上下桥驱动分离电路，上桥臂采用e-gan，下桥臂采用d-gan，d-gan相比e-gan比导通电阻低，饱和电流大，可以优化系统效率。此外，通过使用半桥驱动器配合高侧级联驱动的方式进行驱动，能够显著提升上桥臂的驱动能力，同时有效降低驱动过程中的损耗。

22、第二，在本发明提供的一种上下桥驱动分离电路，采取了将上下驱动电路进行分离的措施，并且为它们各自配置了独立的驱动电源来进行驱动，可以提高系统的稳定性、抗干扰能力和安全性，尤其适用于高压、高噪声或对可靠性要求严苛的场景。