芯片测试方法、系统、测试设备及存储介质与流程

本申请涉及芯片测试，特别涉及一种芯片测试方法、系统、测试设备及存储介质。

背景技术：

1、在芯片测试领域，ate（automatic test equipment，自动试验设备）需要通过测试访问接口将测试程序下载到芯片内部的存储器，例如sram（static random-accessmemory，静态随机存取存储器）或flash（闪存），并对芯片内部寄存器进行配置，以建立相应的测试模式。相关技术中，通常采用jtag（joint test action group，联合测试工作组）和swd（serial wire debug，串行线调试）作为芯片的标准测试访问接口，jtag和swd采用1位串行数据传输方式。因为jtag和swd采用串行数据传输方式，所以程序下载和寄存器读写耗时较长，占用了测试时间，从而导致测试效率降低。

技术实现思路

1、本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种芯片测试方法，通过将控制寄存器的数据位宽配置为目标并行位宽，实现了通过多个数据接口并行传输测试程序，从而提升了芯片测试过程中的程序下载速度，进而提升了测试效率。

2、本发明的第二个目的在于提出一种计算机可读存储介质。

3、本发明的第三个目的在于提出一种测试设备。

4、本发明的第四个目的在于提出一种芯片测试系统。

5、为达上述目的，根据本发明第一方面实施例提出了一种芯片测试方法，芯片包括多个数据接口和控制寄存器，方法包括：通过多个数据接口中的第一数据接口向芯片发送位宽配置指令，其中，位宽配置指令用于指示控制寄存器将数据位宽配置为目标并行位宽，目标并行位宽为进行并行数据传输的数据接口的数量；通过目标数据接口向芯片发送测试程序，以使芯片根据测试程序进行测试，其中，目标数据接口的数量与目标并行位宽相同。

6、根据本发明实施例的芯片测试方法，通过多个数据接口中的第一数据接口向芯片发送位宽配置指令，其中，位宽配置指令用于指示控制寄存器将数据位宽配置为目标并行位宽，目标并行位宽为进行并行数据传输的数据接口的数量，当控制寄存器的数据位宽配置完成后，可以通过多个数据接口向芯片并行传输测试程序，从而提升了芯片测试过程中的程序下载速度，进而提升了测试效率。

7、根据本发明的一个实施例，芯片还包括写数据寄存器、总线和存储器件，总线分别与写数据寄存器和存储器件相连，写数据寄存器用于存储测试程序，总线用于从写数据寄存器中获取测试程序，并将测试程序存储至存储器件中。

8、根据本发明的一个实施例，芯片还包括时钟管理单元和处理器，时钟管理单元与控制寄存器相连，处理器分别与时钟管理单元和总线相连；在通过多个数据接口中的第一数据接口向芯片发送位宽配置指令之前，方法还包括：通过第一数据接口向芯片发送第一模式切换指令，其中，第一模式切换指令用于指示控制寄存器切换至测试模式，控制寄存器在切换至测试模式的情况下触发时钟管理单元关断处理器的时钟信号，以使处理器停止工作。

9、根据本发明的一个实施例，方法还包括：在芯片完成测试的情况下，通过第一数据接口向芯片发送第二模式切换指令，其中，第二模式切换指令用于指示控制寄存器切换至正常模式，控制寄存器在切换至正常模式的情况下触发时钟管理单元恢复处理器的时钟信号。

10、根据本发明的一个实施例，芯片还包括地址寄存器，地址寄存器与总线相连，地址寄存器用于存储测试程序在存储器件中的存储地址，总线用于根据存储地址将测试程序存储至存储器件中；方法还包括：通过数据接口向芯片发送地址配置指令，其中，地址配置指令用于指示地址寄存器配置存储地址；通过数据接口向芯片发送第三模式切换指令，其中，第三模式切换指令用于指示控制寄存器切换至突发传输模式；通过数据接口向芯片发送至少一个测试程序。

11、根据本发明的一个实施例，在向芯片依次发送多个测试程序的情况下，地址寄存器用于根据目标并行位宽确定每个测试程序的存储地址。

12、根据本发明的一个实施例，芯片还包括读数据寄存器，读数据寄存器与总线相连，总线还用于将芯片的测试数据存储至读数据寄存器；方法还包括：通过目标数据接口向芯片发送数据读取指令，其中，数据读取指令用于指示读数据寄存器通过目标数据接口发送测试数据。

13、为达上述目的，根据本发明第二方面实施例提出了一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器处理时，执行前述任一实施例的芯片测试方法。

14、根据本发明实施例的计算机可读存储介质，通过执行上述芯片测试方法的计算机程序，通过将控制寄存器的数据位宽配置为目标并行位宽，实现了通过多个数据接口并行传输测试程序，从而提升了芯片测试过程中的程序下载速度，进而提升了测试效率。

15、为达上述目的，根据本发明第三方面实施例提出了一种测试设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的芯片测试程序，处理器执行芯片测试程序时，实现前述任一实施例的芯片测试方法。

16、根据本发明实施例的测试设备，通过处理器执行上述芯片测试方法的计算机程序，通过将控制寄存器的数据位宽配置为目标并行位宽，实现了通过多个数据接口并行传输测试程序，从而提升了芯片测试过程中的程序下载速度，进而提升了测试效率。

17、为达上述目的，根据本发明第四方面实施例提出了一种芯片测试系统，包括：测试设备和芯片；芯片包括多个数据接口和控制寄存器；测试设备通过多根数据线与多个数据接口相连，测试设备用于通过多个数据接口中的第一数据接口向芯片发送位宽配置指令，并通过目标数据接口向芯片发送测试程序，以使芯片根据测试程序进行测试，其中，位宽配置指令用于指示控制寄存器将数据位宽配置为目标并行位宽，目标并行位宽为进行并行数据传输的数据接口的数量，目标数据接口的数量与目标并行位宽相同。

18、根据本发明实施例的芯片测试系统，测试设备通过多个数据接口中的第一数据接口向芯片发送位宽配置指令，其中，位宽配置指令用于指示控制寄存器将数据位宽配置为目标并行位宽，目标并行位宽为进行并行数据传输的数据接口的数量，当控制寄存器的数据位宽配置完成后，可以通过多个数据接口向芯片并行传输测试程序，从而提升了芯片测试过程中的程序下载速度，进而提升了测试效率。

19、本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

1.一种芯片测试方法，其特征在于，芯片包括多个数据接口和控制寄存器，所述方法包括：

2.根据权利要求1所述的方法，其特征在于，所述芯片还包括写数据寄存器、总线和存储器件，所述总线分别与所述写数据寄存器和所述存储器件相连，所述写数据寄存器用于存储所述测试程序，所述总线用于从所述写数据寄存器中获取所述测试程序，并将所述测试程序存储至所述存储器件中。

3.根据权利要求2所述的方法，其特征在于，所述芯片还包括时钟管理单元和处理器，所述时钟管理单元与所述控制寄存器相连，所述处理器分别与所述时钟管理单元和所述总线相连；

4.根据权利要求3所述的方法，其特征在于，所述方法还包括：

5.根据权利要求2-4中任一项所述的方法，其特征在于，所述芯片还包括地址寄存器，所述地址寄存器与所述总线相连，所述地址寄存器用于存储所述测试程序在所述存储器件中的存储地址，所述总线用于根据所述存储地址将所述测试程序存储至所述存储器件中；

6.根据权利要求5所述的方法，其特征在于，在向所述芯片依次发送多个所述测试程序的情况下，所述地址寄存器用于根据所述目标并行位宽确定每个所述测试程序的存储地址。

7.根据权利要求2所述的方法，其特征在于，所述芯片还包括读数据寄存器，所述读数据寄存器与所述总线相连，所述总线还用于将所述芯片的测试数据存储至所述读数据寄存器；所述方法还包括：

8.一种计算机可读存储介质，其特征在于，其上存储有计算机程序，该计算机程序被处理器处理时，执行如权利要求1-7中任一项所述的芯片测试方法。

9.一种测试设备，其特征在于，包括存储器、处理器及存储在存储器上并可在处理器上运行的芯片测试程序，所述处理器执行所述芯片测试程序时，实现根据权利要求1-7中任一项所述的芯片测试方法。

10.一种芯片测试系统，其特征在于，包括：测试设备和芯片；