时钟综合系统、芯片和电子设备的制作方法

本申请涉及芯片，尤其涉及一种时钟综合系统、芯片和电子设备。

背景技术：

1、在芯片物理实现（英文：physical design）阶段，时钟树综合（clock treesynthesis，cts）是确保芯片性能、功耗和时序收敛的核心环节，时钟信号作为同步逻辑电路的心跳，其传输延迟的均匀性直接影响芯片的建立时间（英文：setup time）和保持时间（英文：hold time）是否满足设计要求。

2、传统时钟树综合（traditional clock tree synthesis，tcts）从时钟源出发，通过插入缓冲器或反相器逐步平衡各路径延迟。

3、然而，tcts受限于物理布局的分散性和负载能力，时钟路径的分叉过早，导致难以兼顾低延迟、低功耗与高可靠性。

技术实现思路

1、本申请实施例提供时钟综合系统、芯片和电子设备，用以达到用较低的计算资源实现稳定的车载显示的技术效果。

2、第一方面，本申请实施例提供一种时钟综合系统，包括：依次连接的鱼骨型时钟树主干、主干驱动链、以及与所述主干驱动链连接的至少一个子时钟组，每个子时钟组均是基于时序单元在同源时钟结构中的逻辑深度和物理位置构建的；

3、所述鱼骨型时钟树主干用于接收时钟输入源的时钟信号后，进行驱动增强处理，并将处理后的时钟信号送入所述主干驱动链；

4、所述主干驱动链用于汇聚所述处理后的时钟信号、并分别输入至各个子时钟组；

5、每个子时钟组在接收所述处理后的时钟信号后，采用传统时钟树综合将所述时钟信号分发至各自的时序单元。

6、在一个或多个实施例中，所述鱼骨型时钟树主干包括：第一级缓冲器单元和与所述第一级缓冲器单元连接的多级并联大驱动缓冲器；

7、所述第一级缓冲器单元用于接收所述时钟输入源的时钟信号后进行缓冲和驱动能力预处理；

8、所述多级并联大驱动缓冲器用于对处理后的时钟信号进行强驱动增强处理，并传输至所述主干驱动链。

9、在一个或多个实施例中，所述多级并联大驱动缓冲器包括：多级首尾相连的驱动单元组，每级的驱动单元组包括：并联的多个缓冲器或反相器；

10、每级的驱动单元组用于对处理后的时钟信号进行逐级强驱动处理。

11、在一个或多个实施例中，所述时钟综合系统还包括：分别布局在每个子时钟组与所述主干驱动链之间的子时钟组源点；

12、针对每个子时钟组源点，所述子时钟组源点用于接收所述主干驱动链分发的时钟信号并作为所述子时钟组源点对应子时钟组内部时钟树综合的时钟起点。

13、在一个或多个实施例中，每个子时钟组包括：时钟分发网络和与所述时钟分发网络连接的时序单元集合；

14、所述时钟分发网络用于接收所述主干驱动链输出的时钟信号、并进行逐级分发驱动；

15、所述时序单元集合包括：多个时序单元，每个时序单元分别连接所述时钟分发网络，用于接收分发后的时钟信号以完成时序操作。

16、在一个或多个实施例中，所述时钟分发网络为采用传统时钟树综合构建的时钟树结构，所述时钟分发网络中的缓冲器或反相器的信号翻转时间不超过最大翻转时间约束；

17、各个时序单元的时钟延迟经插入缓冲器或成对反相器做平后，再经有用偏斜调节各个时序单元的时钟延迟长短，使各个时序单元的建立时间裕量和保持时间裕量均满足预设的时序约束要求。

18、其中，所述建立时间裕量满足所述时序约束要求为：时序单元的数据输入端信号在时钟有效沿到来之前的稳定时间不小于所述时序单元的建立时间；所述保持时间裕量满足所述时序约束要求为：时序单元的数据输入端信号在时钟有效沿到来之后的保持时间不小于所述时序单元的保持时间。

19、在一个或多个实施例中，每个子时钟组还包括：连接在所述时钟分发网络与所述时序单元集合之间的时钟逻辑单元；

20、所述时钟逻辑单元包括：异或门、或非门和门控单元中的至少一种，用于根据所述时钟逻辑单元的逻辑功能对时钟信号进行处理后传输至对应的时序单元。

21、在一个或多个实施例中，所述主干驱动链为低阻物理走线；

22、所述低阻物理走线采用高层金属走线构成、或采用顶层金属层走线构成。

23、第二方面，本申请实施例提供一种芯片，包括：第一方面及第一方面中任一项所述的时钟综合系统。

24、第三方面，本申请实施例提供一种电子设备，包括：第一方面及第一方面中任一项所述的时钟综合系统；

25、或，第二方面所述的芯片。

26、本申请实施例提供的时钟综合系统、芯片和电子设备中，该时钟综合系统包括：依次连接的鱼骨型时钟树主干、主干驱动链、以及与主干驱动链连接的至少一个子时钟组，每个子时钟组均是基于时序单元在同源时钟结构中的逻辑深度和物理位置构建的；鱼骨型时钟树主干用于接收时钟输入源的时钟信号后，进行驱动增强处理，并将处理后的时钟信号送入主干驱动链；主干驱动链用于汇聚处理后的时钟信号、并分别输入至各个子时钟组；每个子时钟组在接收处理后的时钟信号后，采用传统时钟树综合将时钟信号分发至各自的时序单元。该技术方案中，鱼骨型时钟树主干负责从时钟源到主干驱动链的长距离强驱动传输，主干驱动链负责时钟信号的汇聚与多分支分发，子时钟组负责分支内部的精细化时钟分发与时序优化，三者协同工作，既缩短了整体时钟延迟、增大了共同路径，又避免了纯鱼骨型时钟树无法被自动化布局布线工具计算延迟、需手动处理的问题。

1.一种时钟综合系统，其特征在于，包括：依次连接的鱼骨型时钟树主干、主干驱动链、以及与所述主干驱动链连接的至少一个子时钟组，每个子时钟组均是基于时序单元在同源时钟结构中的逻辑深度和物理位置构建的；

2.根据权利要求1所述的时钟综合系统，其特征在于，所述鱼骨型时钟树主干包括：第一级缓冲器单元和与所述第一级缓冲器单元连接的多级并联大驱动缓冲器；

3.根据权利要求2所述的时钟综合系统，其特征在于，所述多级并联大驱动缓冲器包括：多级首尾相连的驱动单元组，每级的驱动单元组包括：并联的多个缓冲器或反相器；

4.根据权利要求1-3任一项所述的时钟综合系统，其特征在于，所述时钟综合系统还包括：分别布局在每个子时钟组与所述主干驱动链之间的子时钟组源点；

5.根据权利要求1-3任一项所述的时钟综合系统，其特征在于，每个子时钟组包括：时钟分发网络和与所述时钟分发网络连接的时序单元集合；

6.根据权利要求5所述的时钟综合系统，其特征在于，所述时钟分发网络为采用传统时钟树综合构建的时钟树结构，所述时钟分发网络中的缓冲器或反相器的信号翻转时间不超过最大翻转时间约束；

7.根据权利要求5所述的时钟综合系统，其特征在于，每个子时钟组还包括：连接在所述时钟分发网络与所述时序单元集合之间的时钟逻辑单元；

8.根据权利要求1-3任一项所述的时钟综合系统，其特征在于，所述主干驱动链为低阻物理走线；

9.一种芯片，其特征在于，包括：权利要求1-8任一项所述的时钟综合系统。

10.一种电子设备，其特征在于，包括：权利要求1-8任一项所述的时钟综合系统；