具有改进的多复位域复位架构的数字电路和对应的操作方法与流程

本说明书涉及利用多个复位域进行操作的数字电路（例如，包括在片上系统soc中）。

背景技术：

1、在包括多个复位域的复杂数字电路（例如，soc）中，复位信号可跨不同域传播，因此可能产生跨复位域（rdc）时序问题。

2、在集成电路（ic）的设计阶段期间，对rdc时序的分析主要出于两个原因而具有一定相关性。

3、第一个原因是，如果触发器（ff）被异步复位（也就是说，由与时钟信号不同步的复位信号复位），则目标触发器的设置时间（即，时钟沿之前的时段，预期输入信号在其间稳定）和/或保持时间（即，时钟沿之后的时段，预期输入信号在其间稳定）可能违例。图1的电路图中例示了这一点，该图示出了第一触发器11和第二触发器12。触发器11的数据输出端子q连接到触发器12的数据输入端子d（触发器12因此是“目标”触发器）。触发器11由第一时钟信号clk1计时并由第一复位信号rst1（例如，低有效）复位，而触发器12由第二时钟信号clk2计时并由第二复位信号rst2（例如，低有效）复位。可以假设两个触发器的清零端子clr（图1中不可见）是异步的。时钟信号clk1和clk2可以相同或不同。如果触发器11被异步复位，则触发器12的设置/保持时间可能违例（因为触发器11的数据输出端子q可能在接近时钟信号clk2的边沿处切换），从而导致触发器12的数据输出端子q处的数据信号可能处于亚稳态。

4、rdc时序分析具有一定相关性的第二个原因是，在数字设计验证期间实践的静态时序分析（sta）常规地不检查预设/复位弧（也就是说，经过触发器的一个或多个复位端子的信号传播路径），因为这种分析可能产生难以理解的违例行为，尤其是在复杂数字设计中。由于在sta期间通常不检查预设/复位弧，因此如果处置不当，即使同步断言的复位也可能产生设置/保持时序违例。在图2的电路图中例示了这一点，图2示出了可以由同一时钟信号（图2中不可见）计时的第一触发器21、第二触发器22和第三触发器23。触发器21的数据输出端子q（例如，经由组合电路24）耦接到触发器22的复位端子，使得触发器21充当触发器22的同步复位源。触发器22的数据输出端子q连接到触发器23的数据输入端子d。在sta期间，可以检查从触发器22的数据输入端子d到触发器23的数据输出端子q的信号路径，而可以不检查从触发器21的数据输出端子q到触发器23数据输出端子q的信号路径（因为该信号路径经过触发器22的复位端子）。

5、在该领域中，文献us 10936774 b1是现有技术的示例，因为它公开了一种借助于静态分析识别rdc亚稳态故障的方法。根据该文献，rdc亚稳态是由一个复位域中的先行复位断言影响不同复位域中的触发器引起的复位相关亚稳态。根据该文献，可以通过防止先行复位断言转变的影响到达下游触发器来避免rdc亚稳态，这可以借助于从先行复位断言触发器到下游触发器的数据输入端子的所有路径中的阻挡逻辑门（称为“复位箝位”）来实现。

6、文献us 2021/0333852a1也是该领域中现有技术的示例，因为它公开了一种rdc检查器电路，该rdc检查器电路被配置为在源域经历复位但目的地域将不被复位的情况下，防止当数据离开用于总线系统的mcu时出现亚稳态。rdc检查器电路被定位为拦截从mcu朝向总线系统的输出数据。

7、该领域中有可能受关注的其他文献包括us 2013/0013950 a1、us 2003/0115497a1、us 2024/0192745 a1和us 2024/0012446 a1。

8、尽管该领域有发展，但本领域中需要为包括多个复位域的数字电路（例如，soc）提供改进的（例如，鲁棒的）复位架构，具体是为了解决所谓的软件触发（sw触发）复位伴随的潜在rdc时序问题。

技术实现思路

1、实施例描述了一种数字电路，该数字电路包括通信总线接口、第一触发器和第二触发器、复位寄存器、第一逻辑门和门控电路。通信总线接口接收并解码总线信号，并且在要求复位时产生复位启动器信号。第一触发器由第一时钟信号计时并由第一复位信号复位。第二触发器由第二时钟信号计时，由第二复位信号复位并从第一触发器接收数据。复位寄存器由第二复位信号复位，并且接收复位启动器信号以产生复位源信号。第一逻辑门接收第二复位信号和复位源信号的补信号，并且在第二复位信号被断言或复位源信号被断言时断言第一复位信号。门控电路接收复位启动器信号、复位源信号和第一时钟信号，并且通过在复位启动器信号和复位源信号两者被去断言时传递第一时钟信号并且在复位启动器信号或复位源信号被断言时禁用输出来产生第二时钟信号。

2、实施例描述了一种操作数字电路的方法。该方法包括向数字电路提供通信总线接口、复位寄存器、第一逻辑门和门控电路。在通信总线接口处接收并解码总线信号，并且产生和断言复位启动器信号，以指示要求复位。在复位寄存器处接收复位启动器信号，复位寄存器产生复位源信号。在第一逻辑门处接收第二复位信号和复位源信号的补信号，当第二复位信号被断言或复位源信号被断言时，第一逻辑门断言第一复位信号。在门控电路处接收复位启动器信号、复位源信号和第一时钟信号，通过在复位启动器信号和复位源信号两者被去断言时传递第一时钟信号并且在复位启动器信号或复位源信号被断言时禁用输出，门控电路产生第二时钟信号。

3、实施例描述了一种用于具有第一复位域和第二复位域的数字电路的复位控制电路。该复位控制电路包括复位寄存器、第一逻辑门和门控电路。复位寄存器从通信总线接口接收复位启动器信号并产生复位源信号，并且由第一时钟信号计时并由与第二复位域相关联的第二复位信号复位。第一逻辑门接收第二复位信号和复位源信号的补信号，并且当第二复位信号被断言或复位源信号被断言时，断言与第一复位域相关联的第一复位信号。门控电路接收复位启动器信号、复位源信号和第一时钟信号，并且通过在复位启动器信号和复位源信号两者被去断言时传递第一时钟信号并且在复位启动器信号被断言或复位源信号被断言时禁用输出来产生门控时钟信号。

1.一种数字电路，包括：

2.根据权利要求1所述的数字电路，其中，所述第一逻辑门还被配置为响应于所述第二复位信号被断言并且所述复位源信号被断言而断言所述第一复位信号。

3.根据权利要求1所述的数字电路，其中，所述复位寄存器被配置为由所述第一时钟信号计时。

4.根据权利要求1所述的数字电路，其中，所述门控电路包括：

5.根据权利要求1所述的数字电路，还包括复位同步器电路，所述复位同步器电路被配置为由所述第一时钟信号计时并由异步复位信号复位以产生所述第二复位信号。

6.根据权利要求1所述的数字电路，其中，所述复位寄存器包括寄存器触发器，所述寄存器触发器被配置为：

7.根据权利要求1所述的数字电路，其中，所述通信总线接口包括从接口，所述从接口被配置为接收并解码根据高级微控制器总线架构amba协议编码的信号，所述amba协议选自高级外围总线apb协议或高级高性能总线ahb协议。

8.根据权利要求7所述的数字电路，其中，所述通信总线接口被配置为在apb事务的访问阶段期间断言所述复位启动器信号。

9.根据权利要求7所述的数字电路，其中，所述通信总线接口被配置为在ahb事务的数据阶段期间断言所述复位启动器信号。

10.一种操作电子电路的方法，所述方法包括：

11.根据权利要求10所述的方法，其中，响应于所述第二复位信号被断言并且所述复位源信号被断言，所述第一复位信号被断言，并且其中，响应于所述复位启动器信号和所述复位源信号被断言，所述门控电路的输出被禁用。

12.根据权利要求10所述的方法，其中，所述复位寄存器由所述第一时钟信号计时。

13.根据权利要求10所述的方法，其中，所述门控电路包括nor逻辑门和时钟门控单元，所述方法还包括：

14.根据权利要求10所述的方法，其中，所述数字电路还包括复位同步器电路，所述方法还包括：

15.一种用于具有第一复位域和第二复位域的数字电路的复位控制电路，所述复位控制电路包括：

16.根据权利要求15所述的复位控制电路，其中，所述第一复位域被配置为基于来自所述第二复位信号和所述复位源信号的复位触发而复位，并且所述第二复位域被配置为独立于所述复位源信号基于来自所述第二复位信号的复位触发而复位。

17.根据权利要求15所述的复位控制电路，其中，所述门控时钟信号被提供到所述第二复位域中的至少一个触发器，所述至少一个触发器被配置为从所述第一复位域中的至少一个另外的触发器接收数据信号。

18.根据权利要求15所述的复位控制电路，其中，所述门控电路包括：

19.根据权利要求15所述的复位控制电路，还包括复位同步器电路，所述复位同步器电路被配置为由所述第一时钟信号计时并由异步复位信号复位以产生所述第二复位信号。

20.根据权利要求15所述的复位控制电路，其中，所述通信总线接口包括从接口，所述从接口被配置为接收并解码根据高级微控制器总线架构（amba）协议编码的信号，所述amba协议选自高级外围总线（apb）协议或高级高性能总线（ahb）协议。