用于微纳米级实时运动控制的控制系统架构的制作方法

本发明属于运动控制系统，具体涉及一种用于微纳米级实时运动控制的控制系统架构。

背景技术：

1、目前，通用的运动控制系统在应用到微纳米级运动控制的场景时，存在运算能力不足、数据交换速率低、底层驱动不开放、外设接口不足、冗余功能多等问题，难以满足光刻机晶圆扫描仪的运动控制需求。

2、通用运动控制系统通常采用vme总线架构，如图1所示，其主控cpu为powerpc，最高主频1.2ghz，4核（e500mc）32位架构；数字信号处理器为ti dsp，最高主频800mhz，8核心；主要的高速数据总线为srio x1，在系统定时同步信号的控制下，系统内各板卡基于该总线进行高速数据交互。

3、基于这种通用运动控制系统设计的微纳米实时运动控制软件，主要的数据运算在cpu和dsp两个节点进行；cpu主要完成基于上位机控制的过程调度和流程控制，dsp实现实时运动控制计算。cpu主频、核心数和位宽均较低，实时运算性能较低，仅通过一个线速率5gbps的srio x1的高速数据接口，与系统内其他部分进行数据交换，数据交换速率较低。数字信号处理器dsp除了负责实时运动控制计算，还要完成上下游两个srio x1接口的常规驱动控制以及对应的数据交互处理。两个数据接口和实时运动控制计算同时进行，增加了dsp资源调度的复杂度，降低了运算性能。

4、通用系统内部各组件之间，高速数据交互以及系统对外的传感器数据采集和驱动数据下发，均使用的是srio x1数据总线，线速率5gbps，即理论峰值总线带宽为500m字节。围绕srio交换芯片设计的核心数据交换网络，如图2所示，周边的节点都是cpu、dsp这类处理器架构（冯诺依曼或哈佛结构）的器件，实际数据交换时，数据处理效率与资源实时调度密切相关，在同时进行实时运算时，数据交换效率大大下降。并且，这种系统架构往往采用时分复用机制实现各类资源调度，对于突发性大数据量的数据交换场景的适应性差，往往出现偶发性错误或数据丢失，系统稳定性低。

5、在系统对外的传感器数据采集和驱动数据下发时，也会影响系统的io性能，降低了控制系统的重要指标之一-控制带宽。并且，通用系统的powerpc和dsp底层驱动为二次封装的函数库，源码不开放，导致问题跟踪、分析和解决困难，定制优化功能开发时，导致无法优化，成为应用的瓶颈。

6、光刻机的运动控制系统需要接入位置、速度、图像、力学、光电等各类不同的传感器，且各类传感器的接入数量也较多，通用系统外设接口严重不足，并且每个接口在dsp内部分配的共享内存空间大小为固定值，无法修改，导致系统整体接口设计扩展性差。另外，通用系统设计主要考虑系统各应用场景的通用性，存在很多可裁剪的冗余的系统功能，占用cpu运行资源，影响系统性能。

7、综合以上因素，基于通用运动控制系统构建的实时运动控制系统，伺服控制周期只能达到5khz，但在微纳米实时运动控制场景，伺服控制周期需要做到更高，而通用运动控制系统已无法进一步优化，无法满足光刻机微纳米实时运动控制的需求。

技术实现思路

1、本发明的目的在于提供一种用于微纳米级实时运动控制的控制系统架构，以解决通用运动控制系统在应用到微纳米级实时运动控制系统时所存在的运算能力不足、数据交换速率低等问题。

2、本发明通过下述技术方案实现：

3、用于微纳米级实时运动控制的控制系统架构，包括功能模块和系统总线；

4、所述功能模块包括下位主控计算机、运动控制模块、srio交换模块、时钟同步模块、位置数据分析模块和干涉仪信号采集模块；

5、所述下位主控计算机用于接收光刻机主控计算机的控制策略，并上报运动控制状态信息和数据；所述运动控制模块用于接收传感器数据，并进行实时运动控制计算，生成控制数据；所述srio交换模块用于各模块之间实时数据的交互；所述时钟同步模块用于系统同步控制；所述位置数据分析模块用于接收干涉仪信号采集模块的采集数据，进行实时位置分析，并将分析结果发送到运动控制模块；所述干涉仪信号采集模块用于采集干涉仪的工件台位置数据；

6、所述系统总线包括信令/状态总线、数据交换总线和伺服同步中断总线；

7、所述信令/状态总线采用vme-vpx混合架构，用于系统配置的下发以及系统状态信息的上报；所述数据交换总线基于srio总线进行通信，用于系统实时数据的接收与发送；所述伺服同步中断总线用于系统控制周期的定时中断，实现以直接中断的方式传输定时信息。

8、在一些实施例中，在系统中同时接入vme总线的干涉仪信号采集模块和vpx总线的干涉仪信号采集模块，vme总线的干涉仪信号采集模块与位置数据分析模块之间通过vme扩展协议p2bus接口连接，vpx总线的干涉仪信号采集模块与位置数据分析模块之间通过sriox4接口连接。

9、在一些实施例中，针对vme寄存器读写操作，在位置数据分析模块的fpga逻辑中，对vme总线协议进行解析，提取寄存器操作类型、地址和数据，将寄存器读操作映射为srio的n_read事务帧，将读返回操作映射为srio的response事务帧，将寄存器写操作映射为srio的n_write事务帧；针对vme中断操作，将其映射为srio的doorbell事务帧。

10、在一些实施例中，采用配置/状态寄存器的方式，定义vme设备、vpx设备的功能特征和状态信息；vme设备、vpx设备的寄存器的地址采用“基地址+偏移地址”的方式统一映射到下位主控计算机的pcie地址空间中，使下位主控计算机能够通过pcie读写的方式访问vme设备、vpx设备。

11、在一些实施例中，所述下位主控计算机的fpga中定义有中断向量寄存器，所述中断向量寄存器中的每一比特代表一个vme设备或vpx设备；

12、在伺服同步中断时刻，下位主控计算机的fpga检测中断向量寄存器，当发现对应的比特位置不为零时，则向下位主控计算机的cpu发起pcie-msi中断，cpu收到pcie-msi中断后，读取中断向量寄存器，并逐比特位处理各个设备的中断请求。

13、在一些实施例中，所述下位主控计算机通过srio交换模块与运动控制模块、位置数据分析模块的fpga连接，所述运动控制模块、位置数据分析模块的dsp的一个srio端口用于与fpga之间的数据交换，其它端口用于实时运动控制。

14、在一些实施例中，在下位主控计算机的cpu的srio地址空间内，针对每个srio外设，采用“基地址+偏移地址”的方式统一分配独立的地址空间段。

15、在一些实施例中，所述伺服同步中断总线中，定义内同步和外同步两种模式，在内同步模式下，本地系统内部生成伺服同步中断；在外同步模式下，本地系统接收其它实时控制系统的伺服同步中断。

16、在一些实施例中，所述伺服同步中断总线中，将一个中断周期定义为一个伺服周期，每个伺服周期划分为两个时间片，一个为实时数据计算时间片，另一个为数据交换时间片；对两个时间片占比进行配置，且对时间片占比的配置被设置为在系统运行过程中禁止被修改。

17、在一些实施例中，在内同步模式下，根据本地晶振时钟源生成伺服同步中断；在外同步模式下，接收外部输入作为伺服同步中断。

18、本发明与现有技术相比，具有以下优点及有益效果：

19、本发明采用信令/状态总线、数据交换总线架构，并简化伺服同步机制，裁剪了冗余功能，简化了系统底层设计，提升了关键节点的处理性能，实现了更高的伺服中断周期，使系统架构能够应用于更精密的实时运动控制。

20、本发明系统架构可应用于具备多种传感器和多驱动器接入能力、多机同步能力、高控制精度、强干扰抑制能力的光刻机晶圆扫描仪运动控制系统，以实现晶圆扫描仪中高性能运动控制的关键过程，对晶圆和掩膜版的运动进行精确控制，进而实现更小晶体管特征尺寸的晶圆制程。