一种用于三相交错LLC谐振变换器的数字控制处理系统及方法与流程

本发明涉及电力电子dc-dc变换控制，尤其涉及一种用于三相交错llc谐振变换器的数字控制处理系统。

背景技术：

1、llc谐振变换器因能够在全负载范围内实现原边开关管的零电压开通（zvs）和副边整流管的零电流关断（zcs），成为中大功率dc-dc变换的主流拓扑架构。随着数据中心、5g通信基站和电动汽车充电桩对功率密度的需求日益提高，多相交错llc变换器通过将多个llc变换器单元以固定相位差并联运行，能够有效降低输出电流纹波、提升功率等级并减小滤波元件体积。两相交错llc以90度相位差并联，三相则进一步将相位差扩展至120度，纹波抑制效果更加显著。

2、现有llc谐振变换器数字控制系统主要存在以下技术瓶颈：第一，传统纯软件pid控制方案中，浮点pid运算占用大量cpu周期，在100khz高频率中断服务程序（isr）中，单次软件pid计算耗时通常为8至15微秒，严重限制了控制算法的复杂度和系统的响应速度。第二，现有调制方式（纯pfm、纯pwm或两相混合）缺乏多相协调一致的单pi环控制架构，各相通常需要独立的pi控制器，增加了控制参数整定复杂度和cpu计算负荷。第三，在多相pwm寄存器更新过程中，常规逐相写入方式导致各相pwm参数生效时间不一致，产生相间相位抖动和输出纹波增大，在高速控制场景（100khz）下尤为突出。第四，pfm与pwm模式切换时，传统增益调度策略需要离线预置多组pid参数并在切换时查表加载，切换瞬间存在参数突变导致控制量不连续的风险。

3、因此，亟需一种用于三相交错llc谐振变换器的数字控制处理系统，能够在保证控制精度的前提下将isr总耗时压缩，并实现三相之间的精确协调和模式平滑切换。

技术实现思路

1、有鉴于此，本发明提供一种用于三相交错llc谐振变换器的数字控制处理系统，用以解决现有三相交错llc谐振变换器数字控制系统因cpu运算负载重导致控制环路延时长、动态响应慢以及多路pwm驱动参数加载不同步的技术问题。

2、为达到上述技术目的，本发明采取了以下技术方案：

3、第一方面，本发明提供了一种用于三相交错llc谐振变换器的数字控制处理系统，部署于包含三相交错并联llc谐振变换器单元的控制装置中，所述数字控制系统为单芯片集成结构，包括部署于所述单芯片中央处理器中的三相错相混合调制模块、独立于所述中央处理器的硬件加速处理模块，以及部署于所述单芯片外设区域的脉宽调制与原子更新模块；

4、所述硬件加速处理模块脱离所述中央处理器独立运行，包括硬件iir滤波器和硬件pid加速器，用于在若干个外设时钟周期内对三相错相llc谐振变换器的电压和电流采集信号进行硬件滤波和浮点比例积分微分计算；

5、所述三相错相混合调制模块用于调用所述硬件加速处理模块输出的计算结果，执行单一控制量下的多相错相混合调制计算，以生成多路 pwm 驱动参数；

6、所述脉宽调制与原子更新模块，用于在更新所述多路 pwm 驱动参数时临时屏蔽周期中断，并通过底层总线采用背靠背连续写入方式，将多路参数同步加载至硬件比较寄存器中。

7、第二方面，本发明提供一种用于三相交错llc谐振变换器的数字控制处理方法，采用上述技术方案所述的系统实现，包括：

8、利用所述硬件加速处理模块在预设个数的外设时钟周期内对三相错相llc谐振变换器的输出电压和输出电流采集信号进行硬件滤波和浮点比例积分微分计算，生成统一的控制量；

9、通过所述三相错相混合调制模块调用硬件加速处理模块的输出结果，执行单一控制量下的多相错相混合调制计算，生成多路脉宽调制驱动参数；

10、在更新所述多路脉宽调制驱动参数时，临时屏蔽周期中断，在软件影子寄存器中完成参数校验及相位穿越安全检测后，通过底层总线采用背靠背连续写入方式将多路参数同步加载至硬件比较寄存器中。

11、相比于现有技术，本发明提出的用于三相交错llc谐振变换器的数字控制处理系统具有以下优势：

12、（1）通过设置脱离 cpu 独立运行的片上专用硬件加速区域（集成了硬件 iir 滤波器与硬件 pid 加速器），将重度消耗算力的信号滤波与浮点 pid 计算完全卸载至硬件内核，仅需数个外设时钟周期即可完成控制量计算。这不仅将控制环路的计算延时压缩至微秒/亚微秒级，极大地提高了变换器的动态响应速度，而且将 cpu 从繁重的实时环路计算中解脱出来，大幅降低了中断占用并提升了 cpu 可用率。

13、（2）基于三相错相混合调制模块，利用硬件加速模块生成的统一控制量直接进行多相错相混合调制计算，避免了传统多环路控制中参数调优繁琐、相间解耦困难的问题。该机制在大幅简化控制参数配置的同时，保障了三相交错 llc 变换器在不同运行模式（如pfm/pwm）切换过程中的参数平滑过渡与三相相位的严格均衡。

14、（3）利用脉宽调制与原子更新模块在参数更新时临时屏蔽周期中断，并通过底层总线进行背靠背连续写入，实现了多路 pwm 驱动参数向硬件比较寄存器的同步锁存与一次性加载。该原子更新机制彻底避免了因总线多周期分步写入导致的波形撕裂与相间相位抖动，确保了多路驱动脉冲的精确同步，显著改善了相间不均流与输出纹波。

15、（4）本方案采用单芯片集成结构，将 cpu、硬件加速区域及外设 pwm 原子更新模块深度整合于同一芯片，消除了板级多芯片间通信延时与抗干扰隐患。在大幅缩减系统硬件开销与 pcb 占板面积的同时，实现了控制延时降低、输出纹波抑制与运行效率提升的综合技术效果。

1.一种用于三相交错llc谐振变换器的数字控制处理系统，部署于包含三相交错并联llc谐振变换器单元的控制装置中，其特征在于，所述数字控制系统为单芯片集成结构；包括部署于所述单芯片中央处理器中的三相错相混合调制模块、独立于所述中央处理器的硬件加速处理模块，以及部署于所述单芯片外设区域的脉宽调制与原子更新模块；

2.根据权利要求1所述的系统，其特征在于，所述硬件加速处理模块包括多个共享硬件通道，各所述共享硬件通道配置为在比例积分微分pid运算模式与无限脉冲响应iir滤波运算模式之间进行功能配置，以使所述pid运算与所述iir滤波共用片上硬件计算资源；

3.根据权利要求1所述的系统，其特征在于，所述硬件iir滤波器包括多个独立的硬件滤波通道，每个所述硬件滤波通道在底层电路上配置为二阶iir直接i型结构；

4.根据权利要求1所述的系统，其特征在于，所述三相错相混合调制模块配置有相位越界检测单元与标志寄存器；

5.根据权利要求1所述的系统，其特征在于，所述脉宽调制与原子更新模块包括周期中断屏蔽寄存器、软件影子寄存器阵列及六通道硬件比较寄存器阵列；

6.根据权利要求5所述的系统，其特征在于，还包括设置于所述单芯片管脚区域的专用硬件调试引脚，以及状态翻转控制电路；

7.一种用于三相交错llc谐振变换器的数字控制处理方法，采用如权利要求1-6任一项所述的系统实现，其特征在于，包括：

8.根据权利要求7所述的方法，其特征在于，所述执行单一控制量下的多相错相混合调制计算，生成多路脉宽调制驱动参数，包括：

9.根据权利要求8所述的方法，其特征在于，所述生成多路脉宽调制驱动参数包括：

10.根据权利要求7所述的方法，其特征在于，在所述软件影子寄存器中完成参数校验及相位穿越安全检测，包括：