一种时钟控制电路、时钟输出装置及显示设备的制作方法

本发明涉及时序电路，尤其涉及一种时钟控制电路、时钟输出装置及显示设备。

背景技术：

1、各类显示设备广泛应用于手机、电视、笔记本电脑等各种消费电子产品。相关技术中，显示设备的驱动电路需要输入多路时钟信号，通过多路时钟信号实现对像素阵列的显示控制。因此，如何有效产生多路时钟信号，以保障显示器的正常显示，是本领域技术人员的研究重点。

技术实现思路

1、本发明的主要目的在于提供一种时钟控制电路、时钟输出装置及显示设备，旨在有效产生多路时钟信号，以保障显示设备的正常显示。

2、在一实施方式中，所述时钟控制电路包括移位寄存模块和多个选通单元，所述移位寄存模块包括多个级联的触发器，所述触发器包括数据输入端、数据输出端以及移位时钟输入端，首级所述触发器的数据输入端用于输入触发信号，前一所述触发器的数据输出端连接至后一所述触发器的数据输入端，各所述触发器的移位时钟输入端用于输入移位时钟信号；所述选通单元包括第一输入端、第二输入端以及子时钟输出端，各所述选通单元的第一输入端用于输入同一主时钟信号，各所述选通单元的第二输入端与各所述触发器的数据输出端一一对应连接，多个所述选通单元的子时钟输出端用于输出所述主时钟信号经选通处理后的多路子时钟信号。

3、在一实施方式中，每接收一次所述触发信号的触发沿，各所述触发器能够根据所述移位时钟信号的节拍依次输出使能电平，使各所述选通单元依次错开一个移位时钟周期选通所述主时钟信号，以分时输出多路所述子时钟信号。

4、在一实施方式中，所述触发信号由多个时序上相互间隔的单脉冲信号构成。

5、在一实施方式中，所述移位寄存模块设有多个，前一所述移位寄存模块的末级触发器的数据输出端连接至后一所述移位寄存模块的首级触发器的数据输入端。

6、在一实施方式中，所述选通单元为与门单元。

7、在一实施方式中，各所述触发器的移位时钟输入端连接于输出所述移位时钟信号的同一端。

8、在一实施方式中，所述触发器为d触发器。

9、在一实施方式中，所述移位寄存模块与多个所述选通单元集成于同一芯片内部。

10、本发明还提出一种时钟输出装置，所述时钟输出装置包括控制模块和如上所述的时钟控制电路，所述控制模块包括主时钟输出端、第一控制端以及第二控制端，所述主时钟输出端连接至各所述选通单元的第一输入端，所述第一控制端连接至首级所述触发器的数据输入端，所述第二控制端连接至各所述触发器的移位时钟输入端。

11、本发明还提出一种显示设备，所述显示设备包括显示模块和如上所述的时钟输出装置，所述显示模块设有多个子时钟输入端，各所述子时钟输入端与所述时钟控制电路各选通单元的子时钟输出端一一对应连接。

12、本发明的技术方案中，触发信号输入至移位寄存模块首级触发器的数据输入端，在移位时钟信号的节拍驱动下，触发信号在各级触发器之间逐级移位传输，使各级触发器的数据输出端依次输出使能电平。各触发器输出的使能电平对应控制一个选通单元的开启，分时对同一主时钟信号进行选通处理，最终输出多路时序依次错开的子时钟信号。

13、因此，本发明方案可将单路完整的主时钟信号精准分割为多路时序依次错开的子时钟信号，各路子时钟仅在需要时段输出，减少不必要的翻转，降低动态功耗。并且在每接收一次触发信号的周期内，各路子时钟信号的输出不重叠设置，即同一时刻只有一路时钟有效，可抑制多路时钟并行产生的开关噪声，简化时序约束，同源时钟时序精准可控，适配显示设备逐行或逐列分时驱动等场景，能够有效保障显示设备的正常显示。

1.一种时钟控制电路，其特征在于，包括：

2.如权利要求1所述的时钟控制电路，其特征在于，每接收一次所述触发信号的触发沿，各所述触发器能够根据所述移位时钟信号的节拍依次输出使能电平，使各所述选通单元依次错开一个移位时钟周期选通所述主时钟信号，以分时输出多路所述子时钟信号。

3.如权利要求2所述的时钟控制电路，其特征在于，所述触发信号由多个时序上相互间隔的单脉冲信号构成。

4.如权利要求1至3中任一项所述的时钟控制电路，其特征在于，所述移位寄存模块设有多个，前一所述移位寄存模块的末级触发器的数据输出端连接至后一所述移位寄存模块的首级触发器的数据输入端。

5.如权利要求1至3中任一项所述的时钟控制电路，其特征在于，所述选通单元为与门单元。

6.如权利要求1至3中任一项所述的时钟控制电路，其特征在于，各所述触发器的移位时钟输入端连接于输出所述移位时钟信号的同一端。

7.如权利要求1至3中任一项所述的时钟控制电路，其特征在于，所述触发器为d触发器。

8.如权利要求1至3中任一项所述的时钟控制电路，其特征在于，所述移位寄存模块与多个所述选通单元集成于同一芯片内部。

9.一种时钟输出装置，其特征在于，包括：

10.一种显示设备，其特征在于，包括：