一种通信方法及装置与流程

本技术涉及通信领域，尤其是涉及一种通信方法及装置。

背景技术：

1、随着以太例如单对线以太(single pair ethernet，spe)等低速以太在工业、物联网以及车载领域的应用越来越广泛。出现了媒体接入控制(media access control，mac)芯片与多个以太物理层(physical，phy)芯片对接的需求。

2、目前，前述mac芯片与多个以太phy芯片对接的需求不能被满足。

3、因此，亟需一种方案，能够解决上述问题。

技术实现思路

1、本技术提供了一种通信方法，能够使得mac芯片与多个phy芯片对接的需求被满足。

2、第一方面，本技术提供了一种通信方法，应用于mac模块，其中，mac模块可以是mac芯片或者是mac芯片上的部分组件(例如电路)。所述mac模块包括第一接口，所述第一接口连接第一phy芯片和第二phy芯片。即：第一接口既连接第一phy芯片又连接第二phy芯片，实现了第一接口与多个phy芯片的互联，从而使得mac芯片能够基于有限的接口连接更多的phy芯片，使得mac芯片与多个phy芯片对接的需求被满足。在第一接口连接第一phy芯片和第二phy芯片的情况下，所述mac模块可以通过所述第一接口向所述第一phy芯片和所述第二phy芯片发送第一时钟信号，所述第一时钟信号用于确定第一时隙和第二时隙。另外，所述mac模块通过第一接口向所述第一phy芯片和所述第二phy芯片发送第一数据，所述第一数据包括第一部分数据和第二部分数据，所述第一部分数据为所述mac模块在前述第一时隙发送的数据，所述第二部分数据为所述mac模块在前述第二时隙发送的数据。其中，第一部分数据的目的接收端为第一phy芯片，第二部分数据的目的接收端为第二phy芯片，也就是说，在第一接口既连接第一phy芯片也连接第二phy芯片的情况下，mac模块可以在第一时隙通过第一接口发送目的接收端为第一phy芯片的第一部分数据，并在第二时隙通过第一接口发送目的接收端为第二phy芯片的第二部分数据，从而实现通过第一接口向与第一接口相连的第一phy芯片和第二phy芯片发送数据，从而保证mac模块能够正常与第一phy芯片和第二phy芯片通信。

3、在一种可能的实现方式中，所述第一接口包括时钟管脚，所述第一接口的时钟管脚连接所述第一phy芯片的时钟管脚和所述第二phy芯片的时钟管脚，在此场景中，

4、所述mac模块可以通过所述第一接口的时钟管脚，向所述第一phy芯片的时钟管脚和所述第二phy芯片的时钟管脚发送所述第一时钟信号。即：所述第一接口可以通过自身的时钟管脚，向多个phy芯片发送时钟信号，而不是通过多个时钟管脚分别向不同的phy芯片发送时钟信号，本方案有效节省了第一接口的管脚数量，相应降低了mac模块的成本。

5、在一种可能的实现方式中，所述第一接口包括发送数据管脚，所述第一接口的发送数据管脚连接所述第一phy芯片的发送数据管脚和所述第二phy芯片的发送数据管脚，在此场景中，所述mac模块可以通过所述第一接口的发送数据管脚，向所述第一phy芯片的发送数据管脚和所述第二phy芯片的发送数据管脚发送所述第一数据。即：所述第一接口可以通过自身的发送数据管脚，向多个phy芯片发送数据，而不是通过多个发送数据管脚分别向不同的phy芯片发送数据，本方案有效节省了第一接口的管脚数量，相应降低了mac模块的成本。

6、在一种可能的实现方式中，所述第一时钟信号还用于确定第三时隙，相应的，前述第一数据还包括管理数据，所述管理数据为所述mac模块在所述第三时隙发送的数据。在mac模块通过第一接口的发送数据管脚发送第一数据的场景中，该发送数据管脚除了用于发送前述第一部分数据和第二部分数据之外，还能够用于发送管理数据，这样一来，第一接口无需预留传输管理数据的管脚，通过发送数据管脚传输管理数据，实现带内传输管理数据，进一步节省了第一接口的管脚数量，降低了所述mac模块的成本。

7、在一种可能的实现方式中，所述第一时钟信号还用于确定第四时隙，所述第一数据还包括时隙同步数据，所述时隙同步数据为所述mac模块在所述第四时隙发送的数据。所述时隙同步数据，用于第一接口连接的phy芯片确定与自身对应的时隙。例如，所述时隙同步数据用于所述第一phy芯片确定所述第一时隙，以及用于所述第二phy芯片确定第二时隙，从而使得mac模块和其连接的多个phy芯片之间能够正常通信。

8、在一种可能的实现方式中，所述mac模块还可以通过所述第一接口向所述第一phy芯片和所述第二phy芯片发送第一数据有效指示信息，所述第一数据有效指示信息用于指示所述第一数据中的有效数据，以便于第一phy芯片和第二phy芯片根据接收到的数据有效指示信息，执行对应的数据处理操作，以正确接收第一接口发送的、目的接收端为自身的数据。

9、在一种可能的实现方式中，所述第一接口包括发送使能管脚，所述第一接口的发送使能管脚连接所述第一phy芯片的发送使能管脚和所述第二phy芯片的发送使能管脚，在此场景中，所述mac模块可以通过所述第一接口的发送使能管脚，向所述第一phy芯片的发送使能管脚和所述第二phy芯片的发送使能管脚发送第一数据有效指示信息。即：所述第一接口可以通过自身的发送使能管脚，向多个phy芯片发送第一数据有效指示信息，而不是通过多个发送使能管脚分别向不同的phy芯片发送对应的数据有效指示信息，本方案有效节省了第一接口的管脚数量，相应降低了mac模块的成本。

10、在一种可能的实现方式中，所述第一部分数据可以是根据第二接口发送的数据得到的，所述第二部分数据是根据第三接口发送的数据得到的，其中，第二接口和第三接口均为mii或者rmii或者gmii或者rgmii。其中，第二接口为与第一phy芯片具备通信需求的接口，第二接口发送的数据的目的接收端为第一phy芯片，第三接口为与第二phy芯片具备通信需求的接口，第三接口发送的数据的目的接收端为第二phy芯片。第二接口和第三接口均可以是逻辑接口。在第二接口具备与第一phy芯片通信的需求、第三接口具备与第二phy芯片通信的需求的场景中，本技术中可以通过第一接口既连接第一phy芯片又连接第二phy芯片，在节省mac芯片管脚的前提下，使得mac芯片能够与更多的phy芯片连接。

11、在一种可能的实现方式中，根据第二接口发送的数据得到第一部分数据在具体实现时，可以直接将第二接口发送的数据确定为所述第一部分数据。类似的，根据第三接口发送的数据得到第二部分数据在具体实现时，可以直接将所述第三接口发送的数据确定为所述第二部分数据。

12、在一种可能的实现方式中，若所述第二接口为mii，则可以将所述第二接口发送的数据进行转换，转换成rmii对应的数据，从而得到第一部分数据，对于这种情况，第一部分数据为rmii对应的数据。类似的，若所述第三接口为mii，则可以将所述第三接口发送的数据进行转换，转换成rmii对应的数据，从而得到第二部分数据，对于这种情况，第二部分数据为rmii对应的数据。对于这种情况，由于rmii与mii相比，其管脚数量更少，因此，与直接将第二接口发送的数据确定为第一部分数据而言，这种方式能够减少第一接口的管脚数量，从而降低所述mac模块的成本。

13、在一种可能的实现方式中，若所述第二接口为gmii，则可以将所述第二接口发送的数据进行转换，转换成rgmii对应的数据，从而得到第一部分数据，对于这种情况，第一部分数据为rgmii对应的数据。类似的，若所述第三接口为gmii，则可以将所述第三接口发送的数据进行转换，转换成rgmii对应的数据，从而得到第二部分数据，对于这种情况，第二部分数据为rgmii对应的数据。对于这种情况，由于rgmii与gmii相比，其管脚数量更少，因此，与直接将第二接口发送的数据确定为第一部分数据而言，本方案能够减少第一接口的管脚数量，从而降低所述mac模块的成本。

14、在一种可能的实现方式中，若所述第一phy芯片和所述第二phy芯片与所述第一接口不兼容，则所述第一数据经由所述第一接口发送之后、经过串转并处理之后被发送至所述第一phy芯片和所述第二phy芯片。对于这种情况，所述第一phy芯片通过自身的发送数据管脚接收到的目标数据包括前述第一部分数据，所述第二phy芯片通过自身的发送数据管脚接收到的目标数据包括前述第二部分数据。在此场景中，第一phy芯片和第二phy芯片可以是标准的芯片，从而实现第一接口能够与标准phy芯片对接。

15、在一种可能的实现方式中，若所述第一phy芯片和所述第二phy芯片与所述第一接口不兼容，则所述第一时钟信号经由所述第一接口发送之后、经过多相分频处理之后得到第一分频时钟和第二分频时钟，所述第一分频时钟被发送至所述第一phy芯片，所述第二分频时钟被发送至所述第二phy芯片，所述第一分频时钟用于所述第一phy芯片从接收的数据中获取所述第一部分数据，所述第二分频时钟用于所述第二phy芯片从接收的数据中获取所述第二部分数据。在此场景中，第一phy芯片和第二phy芯片可以是标准的芯片，从而实现第一接口能够与标准phy芯片对接。

16、在一种可能的实现方式中，所述mac模块还可以通过所述第一接口接收所述第一phy芯片和所述第二phy芯片发送的第二数据，所述第二数据包括第三部分数据和第四部分数据，所述第三部分数据是所述第一接口在第五时隙接收的数据，所述第四部分数据是所述第一接口在第六时隙接收的数据。在本技术中，在第一接口既连接第一phy芯片又连接第二phy芯片的场景中，第一接口可以通过不同的时隙接收不同phy芯片向自身发送的数据，从而使得第一接口能够正常接收多个phy芯片向自身发送的数据。

17、在一种可能的实现方式中，所述第一接口包括接收数据管脚，所述第一接口的接收数据管脚连接所述第一phy芯片的接收数据管脚和所述第二phy芯片的接收数据管脚，所述mac模块可以通过所述第一接口的接收数据管脚，接收所述第一phy芯片的接收数据管脚和所述第二phy芯片的接收数据管脚发送的所述第二数据。即：所述第一接口可以通过自身的接收数据管脚，接收多个phy芯片发送的数据，而不是通过多个接收数据管脚分别接收不同的phy芯片发送的数据，本方案有效节省了第一接口的管脚数量，相应降低了mac模块的成本。

18、在一种可能的实现方式中，若所述第一phy芯片和所述第二phy芯片兼容所述第一接口，则所述第三部分数据为所述第一phy芯片在所述第五时隙发送的数据，和/或，所述第四部分数据为所述第二phy芯片在所述第六时隙发送的数据。也就是说，对于第一接口连接的多个phy芯片，不同phy芯片在不同的时隙向第一接口的接收数据管脚发送数据，从而使得第一接口能够正确接收来自不同phy芯片的数据。其中，该多个phy芯片中的各个phy芯片在不属于自身对应的发送时隙，可以控制自身的接收数据管脚处于高阻状态。

19、在一种可能的实现方式中，若所述第一phy芯片和所述第二phy芯片为标准芯片，其并不兼容所述第一接口。在此场景中，所述第一phy芯片发送的数据和所述第二phy芯片发送的数据经由并转串处理之后被发送至所述第一接口；或者，所述第一phy芯片发送的数据经由第一三态缓冲器处理之后于所述第五时隙被发送至所述第一接口，所述第二phy芯片发送的数据经由第二三态缓冲器处理之后于所述第六时隙被发送至所述第一接口，从而实现第一接口与标准phy芯片的对接。

20、在一种可能的实现方式中，所述第一phy芯片还可以向第一接口发送第四数据有效指示信息，所述第四数据有效指示信息用于指示所述第一phy芯片发送的数据中的有效数据。类似的，所述第二phy芯片还可以向第一接口发送第五数据有效指示信息，所述第五数据有效指示信息用于指示所述第二phy芯片发送的数据中的有效数据。相应的，所述第一接口则能够接收第二数据有效指示信息，其中，第二数据有效指示信息是根据第四数据有效指示信息和第五有效指示信息得到的，所述第二数据有效指示信息，能够指示第一接口的接收数据管脚所接收的第二数据中的有效数据。如前描述，第二数据包括第三部分数据和第四部分数据，因此，所述第二数据有效指示信息能够指示第三部分信息是否有效、以及指示所述第四部分数据是否有效。

21、在一种可能的实现方式中，所述第一接口包括接收数据有效管脚，所述第一接口的接收数据有效管脚连接所述第一phy芯片的接收数据有效管脚和所述第二phy芯片的接收数据有效管脚，在此场景中，所述mac模块通过所述第一接口的接收数据有效管脚，接收所述第一phy芯片和所述第二phy芯片发送的第二数据有效指示信息。即：所述第一接口可以通过自身的接收数据有效管脚，接收多个phy芯片发送的数据有效指示信息，而不是通过多个接收数据有效管脚分别接收不同的phy芯片发送的数据有效指示信息，本方案有效节省了第一接口的管脚数量，相应降低了mac模块的成本。

22、第二方面，本技术提供了一种通信方法，应用于第一phy芯片。第一phy芯片接收目标时钟信号，所述目标时钟信号根据mac模块的第一接口发送的第一时钟信号得到，其中，所述第一接口连接所述第一phy芯片，所述第一时钟信号用于确定第一时隙。另外，第一phy芯片还接收目标数据，所述目标数据根据第一接口发送的第一数据得到，所述第一数据包括第一部分数据，所述第一部分数据为所述mac模块在第一时隙发送的数据，其中，第一部分数据的目的接收端为所述第一phy芯片。第一phy芯片根据所述目标时钟信号和所述目标数据，获取所述第一部分数据。在一个示例中，所述第一接口还连接第二phy芯片，在此场景中，第一phy芯片也能够基于接收的目标时钟信号和目标数据，获取到第一部分数据，在第一接口既连接第一phy芯片又连接第二phy芯片的场景中，第一phy芯片能够正常与mac模块通信。

23、在一种可能的实现方式中，所述第一时钟信号还用于确定第三时隙，所述第一数据还包括管理数据，所述管理数据为所述mac模块在所述第三时隙发送的数据。

24、在一种可能的实现方式中，所述第一时钟信号还用于确定第四时隙，所述第一数据还包括时隙同步数据，所述时隙同步数据为所述mac模块在所述第四时隙发送的数据。

25、在一种可能的实现方式中，所述方法还包括：接收所述mac模块发送的第三数据有效指示信息，所述第三数据有效指示信息根据所述mac模块发送的第一数据有效指示信息得到，所述第一数据有效指示信息用于指示所述第一数据中的有效数据，所述第三数据有效信息用于指示所述目标数据中的有效数据。

26、在一种可能的实现方式中，所述目标时钟信号为所述第一时钟信号，所述目标数据为所述第一数据，所述根据所述目标时钟信号和所述目标数据，获取所述第一部分数据，包括：根据所述第一时钟信号确定第一时隙，从所述第一数据中提取与所述第一时隙对应的数据，以得到所述第一部分数据。

27、在一种可能的实现方式中，所述目标数据为所述第一数据经由所述第一接口发送之后、经过串转并处理之后被发送至所述第一phy芯片的数据。

28、在一种可能的实现方式中，所述目标时钟为所述第一时钟信号经由所述第一接口发送之后、经过多相分频处理之后得到的第一分频时钟，所述第一分频时钟用于所述第一phy芯片从接收的目标数据中获取所述第一部分数据。

29、在一种可能的实现方式中，所述方法还包括：于第五时隙向所述第一接口发送数据。

30、在一种可能的实现方式中，所述方法还包括：向所述第一接口发送数据，其中，所述第一phy芯片发送的数据和第二phy芯片发送的数据经由并转串处理之后被发送至所述第一接口；或者，所述第一phy芯片发送的数据经由第一三态缓冲器处理之后于第五时隙被发送至所述第一接口，其中，所述第一接口还连接所述第二phy芯片。

31、在一种可能的实现方式中，所述方法还包括：向所述第一接口发送第四数据有效指示信息，所述第四数据有效指示信息用于指示所述第一phy芯片发送的数据中的有效数据。

32、在一种可能的实现方式中，所述第一phy芯片发送的第四数据有效指示信息和第二phy芯片发送的第五数据有效指示信息经由并转串处理之后被发送至所述第一接口；或者，所述第一phy芯片发送的第四数据有效指示信息经由第一三态缓冲器处理、以及所述第二phy芯片发送的第五数据有效指示信息经由第二三态缓冲器处理之后被发送至所述第一接口。

33、第三方面，本技术提供了一种通信装置，应用于mac模块，所述mac模块包括第一接口，所述第一接口连接第一物理层phy芯片和第二phy芯片，所述第一接口用于向所述第一phy芯片和所述第二phy芯片发送第一时钟信号，所述第一时钟信号用于确定第一时隙和第二时隙；所述第一接口还用于向所述第一phy芯片和所述第二phy芯片发送第一数据，所述第一数据包括第一部分数据和第二部分数据，所述第一部分数据是所述mac模块在所述第一时隙发送的数据，所述第二部分数据是所述mac模块在所述第二时隙发送的数据。

34、在一种可能的实现方式中，所述第一接口包括时钟管脚，所述第一接口的时钟管脚连接所述第一phy芯片的时钟管脚和所述第二phy芯片的时钟管脚，所述第一接口的时钟管脚，用于向所述第一phy芯片的时钟管脚和所述第二phy芯片的时钟管脚发送所述第一时钟信号。

35、在一种可能的实现方式中，所述第一接口包括发送数据管脚，所述第一接口的发送数据管脚连接所述第一phy芯片的发送数据管脚和所述第二phy芯片的发送数据管脚，所述发送数据管脚，用于向所述第一phy芯片的发送数据管脚和所述第二phy芯片的发送数据管脚发送所述第一数据。

36、在一种可能的实现方式中，所述第一时钟信号还用于确定第三时隙，所述第一数据还包括管理数据，所述管理数据为所述mac模块在所述第三时隙发送的数据。

37、在一种可能的实现方式中，所述第一时钟信号还用于确定第四时隙，所述第一数据还包括时隙同步数据，所述时隙同步数据为所述mac模块在所述第四时隙发送的数据。

38、在一种可能的实现方式中，所述第一接口还用于向所述第一phy芯片和所述第二phy芯片发送第一数据有效指示信息，所述第一数据有效指示信息用于指示所述第一数据中的有效数据。

39、在一种可能的实现方式中，所述第一接口包括发送使能管脚，所述第一接口的发送使能管脚连接所述第一phy芯片的发送使能管脚和所述第二phy芯片的发送使能管脚，所述第一接口的发送使能管脚，用于向所述第一phy芯片的发送使能管脚和所述第二phy芯片的发送使能管脚发送第一数据有效指示信息。

40、在一种可能的实现方式中，所述装置还包括处理单元，用于：根据第二接口发送的数据得到所述第一部分数据，所述第二接口为：媒介独立接口mii，或者，精简的媒介独立接口rmii，或者，千兆比媒介独立接口gmii，或者，精简的千兆比媒介独立接口rgmii；根据第三接口发送的数据得到所述第二部分数据，所述第三接口为mii或者rmii或者gmii或者rgmii。

41、在一种可能的实现方式中，所述处理单元，用于：将所述第二接口发送的数据，确定为所述第一部分数据；或者，若所述第二接口为mii，则将所述第二接口发送的数据转换成精简的媒介独立接口rmii对应的数据，以得到所述第一部分数据；或者，若所述第二接口为gmii，则将所述第二接口发送的数据转换成精简的千兆比媒介独立接口rgmii对应的数据，以得到所述第一部分数据。

42、在一种可能的实现方式中，所述第一数据经由所述第一接口发送之后、经过串转并处理之后被发送至所述第一phy芯片和所述第二phy芯片。

43、在一种可能的实现方式中，所述第一时钟信号经由所述第一接口发送之后、经过多相分频处理之后得到第一分频时钟和第二分频时钟，所述第一分频时钟被发送至所述第一phy芯片，所述第二分频时钟被发送至所述第二phy芯片，所述第一分频时钟用于所述第一phy芯片从接收的数据中获取所述第一部分数据，所述第二分频时钟用于所述第二phy芯片从接收的数据中获取所述第二部分数据。

44、在一种可能的实现方式中，所述第一接口还用于接收所述第一phy芯片和所述第二phy芯片发送的第二数据，所述第二数据包括第三部分数据和第四部分数据，所述第三部分数据是所述第一接口在第五时隙接收的数据，所述第四部分数据是所述第一接口在第六时隙接收的数据。

45、在一种可能的实现方式中，所述第一接口包括接收数据管脚，所述第一接口的接收数据管脚连接所述第一phy芯片的接收数据管脚和所述第二phy芯片的接收数据管脚，所述第一接口的接收数据管脚，用于接收所述第一phy芯片的接收数据管脚和所述第二phy芯片的接收数据管脚发送的所述第二数据。

46、在一种可能的实现方式中，所述第三部分数据为所述第一phy芯片在所述第五时隙发送的数据，和/或，所述第四部分数据为所述第二phy芯片在所述第六时隙发送的数据。

47、在一种可能的实现方式中，所述第一phy芯片发送的数据和所述第二phy芯片发送的数据经由并转串处理之后被发送至所述第一接口；或者，所述第一phy芯片发送的数据经由第一三态缓冲器处理之后于所述第五时隙被发送至所述第一接口，所述第二phy芯片发送的数据经由第二三态缓冲器处理之后于所述第六时隙被发送至所述第一接口。

48、在一种可能的实现方式中，所述第一接口还用于接收所述第一phy芯片和所述第二phy芯片发送的第二数据有效指示信息，所述第二数据有效指示信息用于指示所述第二数据中的有效数据。

49、在一种可能的实现方式中，所述第一接口包括接收数据有效管脚，所述第一接口的接收数据有效管脚连接所述第一phy芯片的接收数据有效管脚和所述第二phy芯片的接收数据有效管脚，所述第一接口的接收数据有效管脚，用于接收所述第一phy芯片和所述第二phy芯片发送的第二数据有效指示信息。

50、第四方面，本技术提供了一种通信装置，应用于第一物理层phy芯片，所述装置包括：接收单元，用于接收目标时钟信号，所述目标时钟信号根据mac模块的第一接口发送的第一时钟信号得到，所述第一接口连接所述第一phy芯片，所述第一时钟信号用于确定第一时隙；所述接收单元，还用于接收目标数据，所述目标数据根据所述第一接口发送的第一数据得到，所述第一数据包括第一部分数据，所述第一部分数据为所述mac模块在所述第一时隙发送的数据；处理单元，用于根据所述目标时钟信号和所述目标数据，获取所述第一部分数据。

51、在一种可能的实现方式中，所述第一时钟信号还用于确定第三时隙，所述第一数据还包括管理数据，所述管理数据为所述mac模块在所述第三时隙发送的数据。

52、在一种可能的实现方式中，所述第一时钟信号还用于确定第四时隙，所述第一数据还包括时隙同步数据，所述时隙同步数据为所述mac模块在所述第四时隙发送的数据。

53、在一种可能的实现方式中，所述接收单元，还用于接收所述mac模块发送的第三数据有效指示信息，所述第三数据有效指示信息根据所述mac模块发送的第一数据有效指示信息得到，所述第一数据有效指示信息用于指示所述第一数据中的有效数据，所述第三数据有效信息用于指示所述目标数据中的有效数据。

54、在一种可能的实现方式中，所述目标时钟信号为所述第一时钟信号，所述目标数据为所述第一数据，所述处理单元，用于：根据所述第一时钟信号确定第一时隙，从所述第一数据中提取与所述第一时隙对应的数据，以得到所述第一部分数据。

55、在一种可能的实现方式中，所述目标数据为所述第一数据经由所述第一接口发送之后、经过串转并处理之后被发送至所述第一phy芯片的数据。

56、在一种可能的实现方式中，所述目标时钟为所述第一时钟信号经由所述第一接口发送之后、经过多相分频处理之后得到的第一分频时钟，所述第一分频时钟用于所述第一phy芯片从接收的目标数据中获取所述第一部分数据。

57、在一种可能的实现方式中，所述装置还包括：发送单元，用于于第五时隙向所述第一接口发送数据。

58、在一种可能的实现方式中，所述装置还包括：发送单元，用于向所述第一接口发送数据，其中，所述第一phy芯片发送的数据和第二phy芯片发送的数据经由并转串处理之后被发送至所述第一接口；或者，所述第一phy芯片发送的数据经由第一三态缓冲器处理之后于第五时隙被发送至所述第一接口，其中，所述第一接口还连接所述第二phy芯片。

59、在一种可能的实现方式中，所述发送单元，还用于：向所述第一接口发送第四数据有效指示信息，所述第四数据有效指示信息用于指示所述第一phy芯片发送的数据中的有效数据。

60、在一种可能的实现方式中，所述第一phy芯片发送的第四数据有效指示信息和第二phy芯片发送的第五数据有效指示信息经由并转串处理之后被发送至所述第一接口；或者，所述第一phy芯片发送的第四数据有效指示信息经由第一三态缓冲器处理、以及所述第二phy芯片发送的第五数据有效指示信息经由第二三态缓冲器处理之后被发送至所述第一接口。

61、第五方面，本技术提供了一种媒体接入控制mac模块，所述mac模块包括第一接口，所述第一接口连接第一物理层phy芯片和第二phy芯片。

62、在一种可能的实现方式中，所述第一接口包括时钟管脚，所述第一接口的时钟管脚连接所述第一phy芯片的时钟管脚和所述第二phy芯片的时钟管脚。

63、在一种可能的实现方式中，所述第一接口包括发送数据管脚，所述第一接口的发送数据管脚连接所述第一phy芯片的发送数据管脚和所述第二phy芯片的发送数据管脚。

64、在一种可能的实现方式中，所述第一接口包括发送使能管脚，所述第一接口的发送使能管脚连接所述第一phy芯片的发送使能管脚和所述第二phy芯片的发送使能管脚。

65、在一种可能的实现方式中，所述第一接口包括接收数据管脚，所述第一接口的接收数据管脚连接所述第一phy芯片的接收数据管脚和所述第二phy芯片的接收数据管脚。

66、在一种可能的实现方式中，所述第一接口包括接收数据有效管脚，所述第一接口的接收数据有效管脚连接所述第一phy芯片的接收数据有效管脚和所述第二phy芯片的接收数据有效管脚。

67、第六方面，本技术实施例提供了一种通信装置，包括通信接口和与所述通信接口连接的处理器，所述通信接口用于执行以上第一方面以及以上第一方面任意一种所述的方法中的收发操作，所述处理器用于执行第一方面以及以上第一方面任意一种所述的方法中除收发操作之外的其它操作。或者，所述通信接口用于执行以上第二方面以及以上第二方面任意一种所述的方法中的收发操作，所述处理器用于执行第二方面以及以上第二方面任意一种所述的方法中除收发操作之外的其它操作

68、第七方面，本技术提供了一种芯片，包括接口电路和处理电路，所述芯片用于执行以上第一方面以及以上第一方面任意一项所述的方法；其中，所述接口电路用于接收和/或发送数据，所述处理电路用于进行数据处理。或者，所述芯片用于执行以上第二方面以及以上第二方面任意一项所述的方法；其中，所述接口电路用于接收和/或发送数据，所述处理电路用于进行数据处理。

69、第八方面，本技术实施例提供了一种计算机可读存储介质，包括指令或计算机程序，当所述指令或计算机程序在处理器上运行时，实现以上第一方面以及第一方面任意一项所述的方法。或者，当所述指令或计算机程序在处理器上运行时，实现以上第二方面以及第一方面任意一项所述的方法

70、第九方面，本技术实施例提供了一种计算机程序产品，包括计算机程序产品，当其在处理器上运行时，实现以上第一方面以及第一方面任意一项所述的方法。或者，当其在处理器上运行时，实现以上第二方面以及第二方面任意一项所述的方法。