一种支持帧-子帧两级结构与反码副帧定帧的PCM码流数据接收方法及装置与流程

本发明涉及数字通信与集成电路设计，特别涉及一种基于fpga可编程逻辑器件实现的、支持帧-子帧两级结构与反码副帧定帧的pcm码流数据接收方法及装置，具体涉及一种支持帧-子帧两级数据结构、可编程同步字检测（含位宽和掩码）、反码副帧定帧与校验、多级递进式同步锁定、双fifo解耦存储、硬件时间戳自动插入、多级跨时钟域安全传输及axi4-stream dma自动分包的协议控制器，适用于pcm遥测、卫星通信、雷达数据传输、工业数据采集及多子帧结构化数据传输等同步串行通信场景。

背景技术：

1、pcm（pulse code modulation，脉冲编码调制）码流是测控、遥测与宽带数据传输中最基本的数据形式之一。在pcm遥测系统中，数据以串行比特流方式随路时钟持续传送，发送端将多路传感器采集的模拟信号数字化后，按照预定的帧格式组装成串行pcm码流；接收端需在比特流中识别出帧头（同步字），进而按约定的行列结构切分出帧与子帧，最终将有效载荷写入存储器供后端处理。

2、在实际工程应用中，特别是在pcm遥测、卫星数据传输、工业现场总线等场景中，数据传输往往采用多子帧结构化数据格式——每一帧由多个子帧构成，每个子帧包含同步字和紧随其后的数据负载，且部分码型在帧的某一子帧位置放置同步字的按位反码（即"反码副帧"）以标识帧边界。这种多子帧结构化数据格式在现有hdlc协议标准和传统pcm接收方案中均未得到完整支持。经对现有技术的系统分析，主要存在以下六大技术缺陷。

3、【缺陷一】 帧结构单一，无法支持多子帧结构化数据（对应专利cn117354387a、cn114629966b）。标准hdlc协议仅定义了单层帧结构（标志字段-地址字段-控制字段-信息字段-校验字段）。现有hdlc控制器均围绕标准hdlc帧格式设计，无法处理具有帧-子帧两级结构的数据格式。在pcm遥测等应用场景中，数据按子帧组织，每个子帧以同步字起始，多个子帧构成一个完整帧，这种结构化的多级数据格式无法由传统控制器直接识别和解析。

4、【缺陷二】 同步字固定不可编程，帧格式适应性差（对应专利cn117354387a、cn114629966b）。现有hdlc控制器采用固定的0x7e作为帧同步标志。在pcm/hdlc混合应用场景中，不同链路可能使用不同的同步字（如0xeb90、0x9abcb52c等），同步字的位宽也可能不同（8位、16位、24位、32位等）。传统方案多针对某一固定同步字位宽设计移位与比较逻辑，无法在不修改硬件的前提下适配多种同步字位宽。虽有部分方案提出了基于寄存器配置的可变帧格式方案，但主要聚焦于发送端的动态组帧，对接收端的可配置同步参数支持不足。

5、【缺陷三】 不具备反码副帧定帧与校验能力（对应专利cn110224789b、cn106411918a）。部分码型为提升帧边界辨识度与数据完整性，在帧的最后一个子帧位置放置同步字的按位反码作为"反码副帧"。现有接收逻辑通常仅识别单一同步字正码，无法同时识别正码与反码，从而无法支持此类码型，亦无法利用反码副帧进行帧尾标识与数据完整性校验。

6、【缺陷四】 同步锁定可靠性不足，缺乏可配置失锁恢复（对应专利cn112073151a、cn111698271a）。现有技术通常采用单次或两次同步字匹配即进入锁定状态，比特流中偶发与同步字相同的随机图案极易造成假同步（虚警）。虽然部分文献提出了"前后方保护"机制，但保护级数固定、不可配置，难以适应不同应用场景对同步鲁棒性与快速响应性的差异化需求。

7、【缺陷五】 缺乏子帧级硬件时间戳与帧结构信息（对应专利cn117354387a、cn114629966b）。现有控制器仅输出原始数据流，不提供子帧计数、帧内子帧数量等结构化信息，上层软件必须通过额外解析和计数获取帧结构信息，增加处理器开销。在遥测应用中，接收数据的时间标记至关重要，现有方案不具备硬件时间戳插入功能，时间标记需由软件在接收后添加，存在延迟不确定性和时间精度不足（毫秒级）的问题。

8、【缺陷六】 跨时钟域传输安全隐患与dma效率低下（对应专利cn110224789b）。pcm码流接收时钟与系统处理时钟通常为异步时钟域，直接进行跨域传输存在亚稳态风险。现有方案多采用简单的两级触发器同步或单一异步fifo，对配置参数的跨域同步缺乏完整的多级安全处理机制。同时，现有方案将帧数据整体缓存后再通过dma传输，存在缓存延迟大、内存占用高的问题，且缺少标准axi4-stream接口的分包传输能力。

9、现有方案成本缺陷：此外，由于上述功能缺陷，现有方案需cpu高频参与码流解析与帧切分，工业设备必须搭载高性能处理器（如arm cortex-a系列或dsp），硬件物料成本提升30%以上。本发明通过硬件预处理全链路自动化，可搭配低成本mcu即可完成系统设计，具备显著的经济技术效果。

10、经检索国内公开的pcm/hdlc控制器相关专利（cn117354387a、cn114629966b、cn110224789b、cn106411918a、cn111698271a、cn112073151a、cn121150882b）及学术文献（《可变帧结构的pcm遥测帧同步器设计》、《高速可编程pcm遥测帧同步器》、《基于fpga的hdlc协议实现》），未发现同时支持帧-子帧两级数据结构、可编程同步字（含位宽和掩码）、反码副帧定帧与校验、多级递进式同步锁定、双fifo解耦存储、硬件时间戳插入、多级跨时钟域安全传输和axi4-stream dma自动分包等全部创新特征的完整方案，存在明显的技术空白。

11、现有技术路线对比

12、为进一步明确本发明的非显而易见性，对现有技术路线进行分类对比：

13、

路线一：纯软件pcm解析

cpu+通用串口/网口

软件逐帧搜索同步字、软件切分帧、软件打时间戳

处理器开销大、时间精度差（毫秒级）、无法处理高速码流、需高性能处理器成本高

路线二：简易单级同步fpga

专利cn117354387a、cn114629966b等

硬件单次/两次匹配同步字、固定帧格式、无反码识别

假同步概率高、帧格式不可配、无时间戳、无dma分包

路线三：本发明多级硬件ip

本技术

帧-子帧两级+反码副帧+多级同步+全参数可编程+双fifo+硬件时间戳+axi4-stream dma+收发一体化回环

—（全链路硬件自动化，可搭配低成本mcu）

14、本发明属于路线三，通过硬件全链路自动化实现从同步字检测到dma分包的完整处理，显著降低处理器解析开销，减少软件帧解析运算量，在现有技术中尚无同类方案。

技术实现思路

1、（一）发明目的

2、针对现有技术存在的上述全部缺陷，本发明的目的在于提供一种基于fpga可编程逻辑器件实现的、支持帧-子帧两级结构与反码副帧定帧的pcm码流数据接收方法及装置，实现帧-子帧两级结构化数据的自动识别与解析、可编程同步字（含位宽和掩码）的灵活配置、反码副帧定帧与校验、多级递进式同步锁定与可配置失锁恢复、子帧计数与帧结构信息的硬件自动提取、接收数据的硬件时间戳插入、多级跨时钟域安全传输及axi4-stream dma自动分包，显著降低处理器解析开销，减少软件帧解析运算量，提升多子帧结构数据的处理效率和传输可靠性。

3、（二）技术方案与核心创新点

4、为实现上述目的，本发明采用如下技术方案。装置以单一硬件ip核形式实现于fpga可编程逻辑器件，采用axi4-lite配置接口与系统时钟域数据通路、串行接收时钟域的三层架构。装置包含配置寄存器模块、接收控制模块、接收缓存模块、dma控制模块、可编程发送通路模块和参考定时器模块。系统划分为两个时钟域：pcm接收时钟域（rx_clk，频率由码速率决定）和系统时钟域（sys_axi_aclk，100mhz），两域之间通过异步fifo和三级同步寄存器实现安全数据传输。上述各模块在附图中以阿拉伯数字标号1至10标注（详见附图说明及具体实施方式）。本发明具备以下八项核心创新点，每项均与背景技术中的缺陷一一对应。

5、创新点1：帧-子帧两级架构与反码副帧定帧校验（解决缺陷一、缺陷三）

6、现有缺陷：传统hdlc/pcm控制器仅支持单层帧结构，无法识别帧尾同步反码，需软件切分帧，帧完整性无法硬件校验；

7、本方案：硬件定义帧-子帧两级数据结构，每帧由可配置数量子帧构成，帧尾子帧放置同步字按位反码；接收端采用双比较器同时识别正码与反码，命中反码即判定帧边界；

8、有益效果：硬件自动划分帧边界，无需处理器解析；反码副帧同时提供定帧与数据完整性双重校验功能：

9、hit_pos = (recv_data & pcm_syn_bit_mask) == pcm_syn_word;

10、hit_neg = (recv_data & pcm_syn_bit_mask) == ((~pcm_syn_word) & pcm_syn_bit_mask);

11、sync_hit = hit_pos || hit_neg;。

12、创新点2：同步字全参数可编程（数值+位宽+掩码三自由度）（解决缺陷二）

13、现有缺陷：现有hdlc控制器采用固定0x7e同步字，位宽固定，码型变更需重新综合比特流；

14、本方案：支持同步字数值寄存器（pcm_syn_word，32位）、位宽寄存器（pcm_syn_bit_len，支持8/16/24/32位）、掩码寄存器（pcm_syn_bit_mask，32位）三自由度可编程配置。掩码依位宽分别取0x000000ff、0x0000ffff、0x00ffffff或0xffffffff；

15、有益效果：同一套硬件无需重新综合即可适配0xeb90/16位、0x9abcb52c/32位等多种码型，实现一机多用。

16、创新点3：多级递进式同步锁定与可配置失锁恢复（解决缺陷四）

17、现有缺陷：现有技术采用单次或两次匹配即锁定，假同步概率高；保护级数固定不可配置；

18、本方案：采用六级状态机（idle→syn_detect1→syn_detect2→syn_detect3→recv_frame→recv_end），连续四次匹配才进入接收态（优选实施方式）；失锁容错阈值pcm_syn_unlock_err_times运行时可配。权利要求1中以上位概括为"多级递进式"和"预定次数"，权利要求4进一步限定为四级/四次；

19、有益效果：假同步概率从单次p降低至p4，16位同步字时理论值低于10-12（推导见实施例二），较现有两级保护方案提升106倍以上。

20、创新点4：双fifo解耦存储与硬件载荷剥离（解决缺陷五、缺陷六）

21、现有缺陷：现有方案将同步字混入数据流整体缓存，需软件过滤同步字，带宽浪费且处理器开销大；

22、本方案：采用数据fifo（dma_data_fifo，块ram，32位宽，深4096）缓存剥离后有效载荷；信息fifo（dma_info_fifo，分布式ram，32位宽，深16）缓存帧元数据；硬件依据帧标志丢弃同步子帧；

23、有益效果：数据与元数据分路存储，上层零开销获取帧结构信息；同步子帧硬件剥离节省后端带宽。

24、创新点5：硬件64位时间戳自动嵌入（解决缺陷五）

25、现有缺陷：现有方案不具备硬件时间戳，软件打标存在毫秒级不确定性；

26、本方案：参考定时器模块为64位可装载自由计数器，接收缓存模块在每帧起始处自动拆分为高32位和低32位两拍写入数据fifo；

27、有益效果：时间戳精度为一个系统时钟周期（10ns@100mhz），较软件打标提升105倍；时间与数据严格对应。

28、创新点6：多级跨时钟域安全传输（解决缺陷六）

29、现有缺陷：现有方案多采用两级触发器同步或单一fifo，配置参数跨域缺乏多级安全处理；

30、本方案：配置参数采用三级寄存器同步链（系统域_d1→接收域_d2→接收域_d3）；数据传输采用40位宽异步fifo（32位数据+6位子帧计数+2位帧标志），格雷码读写指针+fwft模式+afull反压+overflow溢出标志；

31、有益效果：有效消除亚稳态传播风险，fifo将满时反压并在持续反压时上报溢出标志，避免隐式丢数，平均无故障时间（mtbf）显著提升。

32、创新点7：axi4-stream dma自动分包（解决缺陷六）

33、现有缺陷：现有方案整帧缓存后传输，延迟大、内存占用高，缺少标准axi4-stream分包能力；

34、本方案：dma控制模块按帧组装axi4-stream数据包，超4096字节（减8字节包头）自动拆分为多个包，包头含pkt_id/valid_byte_cnt/frame_total_byte_len，接口输出tdata/tvalid/tready/tlast/tuser；

35、有益效果：流式分包传输无需整帧缓存，延迟显著降低；标准axi4-stream接口对接高性能soc。

36、创新点8：可编程发送通路与片内回环自检（解决测试能力缺失）

37、现有缺陷：现有方案需外部设备辅助测试，无内置发送通路和回环能力；

38、本方案：可编程发送通路模块以系统时钟分频产生发送时钟，每子帧发同步字正码、帧尾发反码、子帧间填自增测试数据；环回多路选择器将发送时钟取反后作为接收时钟构成片内自闭环；

39、有益效果：无需外部设备即可验证整条接收链路（含反码副帧定帧），调试效率显著提升。

40、（三）有益效果

41、与现有技术相比，本发明具有以下有益效果：

42、

1

帧结构支持

帧-子帧两级+反码副帧定帧，硬件级自动识别

标准hdlc单层帧，不支持多子帧（cn117354387a、cn114629966b）

首次实现

2

同步字可编程

数值+位宽+掩码全可配，支持8/16/24/32位

固定0x7e，位宽固定（cn117354387a）

一机多用

3

反码副帧

正码+反码双重匹配，定帧+校验双重功能

无此功能，仅识别单一同步字（cn110224789b）

首次实现

4

同步可靠性

n（<10^-12）]]>

2（cn112073151a）]]>

6倍]]>

5

失锁恢复

可配置阈值，运行时动态修改，自动重捕

固定级数或需软件干预（cn111698271a）

自适应

6

帧结构信息

信息fifo独立输出子帧计数和帧字节总数

无结构信息输出，需软件解析（cn114629966b）

零开销

7

时间精度

子帧级64位硬件时间戳（10ns精度）

软件打标或无时间戳（ms级不确定性）

5倍]]>

8

载荷效率

硬件剥离同步子帧，仅有效载荷写入dma

同步字混入数据流，需软件过滤

带宽节省

9

跨时钟域安全

三级寄存器同步+异步fifo双重机制

两级触发器或单一fifo（cn110224789b）

mtbf提升

10

dma传输效率

axi4-stream流式分包，无需整帧缓存

整帧缓存后传输，延迟大

延迟降低

11

可测试性

内置可编程发送通路+环回多路选择器+反码码型自生成

需外部设备辅助测试

调试效率提升

12

经济效果

硬件预处理降低处理器性能需求，可搭配低成本mcu，整机硬件成本显著下降

需cpu高频解析码流，须搭载高性能处理器，硬件物料成本提升30%以上

成本降低