一种基于可编程微码引擎的多协议编码器接口IP核的制作方法

本申请涉及工业自动化与数字集成电路设计，特别是涉及一种基于可编程微码引擎的多协议编码器接口ip核。

背景技术：

1、位置编码器广泛应用于数控机床、工业机器人、伺服驱动系统等需要高精度位置反馈的场合。主流编码器通信协议包括多种标准，不同协议在时钟频率、帧格式、crc校验多项式、物理层编码方式等方面存在显著差异。

2、现有技术中，实现多协议编码器接口的方案主要有以下三类：

3、（1）纯软件方案：基于通用处理器或dsp，通过软件轮询或中断方式模拟协议时序。此类方案的硬件成本较低，但在高波特率下容易产生时序抖动和竞争问题，且处理器需要持续占用，功耗和实时性难以保证。近期专利文献（如2024年底公开的某些多协议接口专利）明确指出“软件动态切换协议的时序冲突”是本领域需解决的关键痛点。

4、（2）固定功能硬件方案：为每种协议设计独立的专用硬件状态机，芯片内部集成多套协议模块。该方案时序确定性强，但芯片面积大、功耗高，且流片后无法适配新协议或修复协议层面的缺陷，灵活性极差。

5、（3）可配置多模块切换方案：在单个芯片内为每种协议复制固定功能硬件模块，通过配置寄存器在各模块间进行选择切换。该方案解决了纯软件方案的时序冲突问题，但本质上仍然是“为每种协议各做一个硬件模块”的思路，当协议数量增多时，面积开销线性增长；同时，若出现现有协议的新版本或全新的编码器协议，仍需修改硬件并重新流片。

技术实现思路

1、本申请的目的是提供一种基于可编程微码引擎的多协议编码器接口ip核，可配置多种编码器协议，灵活性强，能够保证通信时效性。

2、为实现上述目的，本申请提供了如下方案：

3、第一方面，本申请提供了一种基于可编程微码引擎的多协议编码器接口ip核，所述多协议编码器接口ip核集成于asic芯片中，所述asic芯片包括ahb总线以及与ahb总线连接的cpu、dma；所述多协议编码器接口ip核包括：可编程微码引擎、ahb从接口模块、硬件加速器模块和物理接口适配模块；所述可编程微码引擎通过ahb从接口模块与asic芯片内的ahb总线连接；

4、所述可编程微码引擎，用于：接收dma从外部存储器导入的不同编码器通信协议的指令序列并存储；响应cpu的配置，对相应编码器通信协议指令序列进行取指和译码，得到内部控制信号、硬件加速器模块的控制命令或者物理接口适配模块的配置命令；所述内部控制信号用于更新可编程微码引擎的内部运行状态；

5、所述硬件加速器模块，用于：响应所述控制命令，执行通信所需的时钟生成、数据收发、校验操作或者编解码；

6、所述物理接口适配模块，用于：响应所述配置命令，调整外部收发器的通信参数；将硬件加速器模块输出的通信时钟和发送数据输出至外部收发器；将外部收发器接收到的数据输入至所述硬件加速器模块；所述外部收发器用于与相应编码器直接通讯。

7、根据本申请提供的具体实施例，本申请具有以下技术效果：

8、本申请提供了一种基于可编程微码引擎的多协议编码器接口ip核，其中，可编程微码引擎通过ahb从接口模块接收dma导入的不同协议指令序列并存储，使得单一ip核能够在无需修改硬件的情况下通过更换指令序列适配多种编码器协议，避免了为每种协议独立设计硬件模块所带来的面积开销和流片风险；同时，响应cpu配置进行取指和译码以产生内部控制信号、硬件加速器控制命令或接口配置命令，内部控制信号用于更新微码引擎内部运行状态，使得微码引擎能够自主完成指令流程控制而无需cpu持续干预，从而释放cpu算力并降低总线占用。硬件加速器模块响应控制命令执行时钟生成、数据收发、校验操作或者编解码，将时钟产生、位流处理、crc计算、编解码等高频重复操作从微码引擎中剥离并由专用硬件电路完成，提高了执行效率并消除了指令执行周期不确定性问题，保证了编码器通信时序的精确性和可预测性；物理接口适配模块响应配置命令调整外部收发器的通信参数，支撑多协议多场景的灵活适配。

1.一种基于可编程微码引擎的多协议编码器接口ip核，所述多协议编码器接口ip核集成于asic芯片中，所述asic芯片包括ahb总线以及与ahb总线连接的cpu、dma，其特征在于，所述多协议编码器接口ip核包括：可编程微码引擎、ahb从接口模块、硬件加速器模块和物理接口适配模块；所述可编程微码引擎通过ahb从接口模块与asic芯片内的ahb总线连接；

2.根据权利要求1所述的基于可编程微码引擎的多协议编码器接口ip核，其特征在于，所述可编程微码引擎包括微码存储器、微程序计数器和译码器；

3.根据权利要求2所述的基于可编程微码引擎的多协议编码器接口ip核，其特征在于，在所述微码存储器中，预先为不同的编码器通信协议指令序列分别划定了固定的存储起始地址；不同编码器通信协议的指令序列分别从各自的存储起始地址开始逐条存储相应指令。

4.根据权利要求2所述的基于可编程微码引擎的多协议编码器接口ip核，其特征在于，所述可编程微码引擎还包含运行状态机；所述运行状态机包含空闲态、取指态和执行态；所述运行状态机在复位后进入所述空闲态，以及在执行到空闲指令后由执行态切换至空闲态；

5.根据权利要求2所述的基于可编程微码引擎的多协议编码器接口ip核，其特征在于，所述可编程微码引擎还包含硬件循环计数器；

6.根据权利要求2所述的基于可编程微码引擎的多协议编码器接口ip核，其特征在于，所述可编程微码引擎还包含调用堆栈；所述调用堆栈用于存储调用类指令的返回地址；

7.根据权利要求1所述的基于可编程微码引擎的多协议编码器接口ip核，其特征在于，所述硬件加速器模块包含可编程时钟生成器、移位寄存器单元和crc并行计算单元；

8.根据权利要求1所述的基于可编程微码引擎的多协议编码器接口ip核，其特征在于，所述硬件加速器模块还包含曼彻斯特编解码器；所述曼彻斯特编解码器用于在相应控制命令的驱动下，对收发数据进行曼彻斯特编码或解码。

9.根据权利要求1所述的基于可编程微码引擎的多协议编码器接口ip核，其特征在于，所述物理接口适配模块调整的外部收发器的通信参数包括终端电阻、接收均衡强度和输出摆率中的至少一种。

10.根据权利要求3所述的基于可编程微码引擎的多协议编码器接口ip核，其特征在于，还包括寄存器组；所述寄存器组中包括控制寄存器；