内存访问桥接设备、系统及方法与流程

本公开涉及存储，特别涉及一种内存访问桥接设备、系统及方法。

背景技术：

1、随着集成电路与片上系统（system on chip，soc）技术的快速发展，动态随机存取存储器（dram，如 lpddr/ddr 系列）作为系统的主内存，其数据吞吐率和能效比对整体系统性能起着决定性作用。为了规范内存接口并实现产业链的互操作性，固态技术协会（jedec）制定了严格的内存代际版本标准（如 lpddr4、lpddr4x、lpddr5 等）。

2、在现有的片上系统架构设计中，内存控制器及其对应的物理层作为核心组成部分，通常会在硅片设计阶段选定某一代际版本的内存标准后，其内存控制器内部的地址映射逻辑、指令状态机、周期级时序约束参数以及物理层的电气特性（如vddq供电电压、i/o信令标准、引脚拓扑）均被完全硬化在芯片内部；这种底层架构的固化，导致现有的内存控制器仅支持单一代际版本的内存芯片接入，无法支持新版本内存芯片的自由访问控制。此外，考虑到当前全球内存芯片市场面临严重短缺的场景，新版本的内存控制器同样无法支持对旧版本内存芯片的自由访问控制，导致内存芯片资源无法被充分、合理、高效地应用。

技术实现思路

1、本公开的目的在于提供一种内存访问桥接设备、系统及方法，能够实现不同代际版本的内存控制器与内存芯片之间的自由访问控制，灵活适应各个不同的内存芯片接入需求，实现内存芯片接入的灵活、自由配置。

2、为解决上述技术问题，本公开的第一方面提供了一种内存访问桥接设备，具体可以包括：内存控制器端口，用于连接内存访问桥接设备与预设的内存控制器；内存芯片端口，用于连接内存访问桥接设备与预设的内存芯片；指令传输通道，分别连接内存控制器端口和内存芯片端口，用于接收内存控制器提供的第一指令信息，将第一指令信息转换为内存芯片可识别的第二指令信息，并将第二指令信息提供至内存芯片；数据传输通道，分别连接内存控制器端口和内存芯片端口，用于传输内存控制器与内存芯片的交互数据；其中，内存控制器与内存芯片的内存代际版本不同。

3、在上述第一方面的一种可能的实现中，该种内存访问桥接设备可以包括多个内存芯片端口，每个内存芯片端口对应一个内存芯片；每个内存芯片端口对应的内存芯片的内存代际版本相同或不同。

4、在上述第一方面的一种可能的实现中，该种内存访问桥接设备可以包括一个内存控制器端口，内存控制器端口基于内存控制器的内存代际版本配置；内存控制器端口包括复位接收接口、时钟接收接口、时钟使能接口、片选接收接口、第一指令总线接口、第一数据总线接口、第一数据选通信号接口、数据掩码/反转接口以及第一阻抗校准接口中的至少一个或任意多个的组合。

5、在上述第一方面的一种可能的实现中，该种内存访问桥接设备还可以包括串行通信接口，串行通信接口用于实现内存控制器对内存访问桥接设备的初始化配置。

6、在上述第一方面的一种可能的实现中，内存芯片端口基于内存芯片的内存代际版本配置；内存芯片端口包括复位输出接口、时钟输出接口、数据时钟输出接口、片选输出接口、第二指令总线接口、第二数据总线接口以及第二阻抗校准接口中的至少一个或任意多个的组合。

7、在上述第一方面的一种可能的实现中，指令传输通道包括依次连接的控制器物理层、指令转换层以及内存芯片物理层；其中，控制器物理层与内存控制器的内存代际版本匹配；内存芯片物理层与内存芯片的内存代际版本匹配。

8、在上述第一方面的一种可能的实现中，数据传输通道包括数据缓冲区，数据缓冲区用于缓存交互数据以匹配接收交互数据的内存控制器或内存芯片的内存代际版本；数据传输通道独立于指令传输通道。

9、在上述第一方面的一种可能的实现中，该种内存访问桥接设备还可以包括桥接控制单元，桥接控制单元连接指令传输通道，用于基于第一预设表单识别第一指令信息；以及根据识别到的第一指令信息，基于第二预设表单确定第一指令信息对应的第二指令信息。

10、在上述第一方面的一种可能的实现中，该种内存访问桥接设备还可以包括供电电压端口，用于为内存控制器端口以及内存芯片端口供电；其中，内存控制器端口的供电电压与内存控制器的内存代际版本匹配；内存芯片端口的供电电压与内存芯片的内存代际版本匹配。

11、本公开的第二方面提供了一种内存访问桥接系统，该种内存访问桥接系统具体可以包括内存控制器、内存芯片以及前述第一方面提供的内存访问桥接设备：内存控制器与内存芯片通过内存访问桥接设备通信连接，以实现内存控制器与内存芯片的指令交互和/或数据交互；其中，内存控制器与内存芯片的内存代际版本不同。

12、在上述第二方面的一种可能的实现中，该种内存访问桥接系统可以包括一个内存控制器、多个内存访问桥接设备以及多个内存芯片；每个内存访问桥接设备对应一个或多个内存芯片。

13、在上述第二方面的一种可能的实现中，在内存芯片为双通道内存芯片的情况下，每个内存芯片对应两个内存访问桥接设备，每个内存访问桥接设备对应内存芯片的一个数据通道。

14、本公开的第三方面提供了一种内存访问桥接方法，该种内存访问桥接方法应用于前述第一方面提供的内存访问桥接设备，具体可以包括如下步骤：接收内存控制器提供的第一指令信息，将第一指令信息转换为内存芯片可识别的第二指令信息，并将第二指令信息提供至内存芯片；以及接收内存控制器和/或内存芯片提供的交互数据，并对交互数据执行数据缓冲处理，以使得交互数据与接收交互数据的内存控制器或内存芯片的内存代际版本匹配。

15、通过本公开提供的技术方案，能够实现不同代际版本的内存控制器与内存芯片之间的自由访问控制，既能够支持历史代际版本的内存控制器接入新代际版本的内存芯片，也能够支持新代际版本的内存控制器接入历史代际版本的内存芯片，能够灵活适应各个不同的内存芯片接入需求，实现内存芯片接入的灵活、自由配置。

1.一种内存访问桥接设备，其特征在于，包括：

2.根据权利要求1所述的内存访问桥接设备，其特征在于，所述内存访问桥接设备包括多个所述内存芯片端口，每个所述内存芯片端口对应一个所述内存芯片；

3.根据权利要求1所述的内存访问桥接设备，其特征在于，所述内存访问桥接设备包括一个所述内存控制器端口，所述内存控制器端口基于所述内存控制器的内存代际版本配置；

4.根据权利要求1或3所述的内存访问桥接设备，其特征在于，所述内存控制器端口还包括串行通信接口，所述串行通信接口用于实现所述内存控制器对所述内存访问桥接设备的初始化配置。

5.根据权利要求1或2所述的内存访问桥接设备，其特征在于，所述内存芯片端口基于所述内存芯片的内存代际版本配置；

6.根据权利要求1所述的内存访问桥接设备，其特征在于，所述指令传输通道包括依次连接的控制器物理层、指令转换层以及内存芯片物理层；

7.根据权利要求1或6所述的内存访问桥接设备，其特征在于，所述数据传输通道包括数据缓冲区，所述数据缓冲区用于缓存所述交互数据以匹配接收所述交互数据的所述内存控制器或所述内存芯片的内存代际版本；

8.根据权利要求1所述的内存访问桥接设备，其特征在于，所述内存访问桥接设备还包括桥接控制单元，所述桥接控制单元连接所述指令传输通道，用于基于第一预设表单识别所述第一指令信息；以及

9.根据权利要求1所述的内存访问桥接设备，其特征在于，所述内存访问桥接设备还包括供电电压端口，用于为所述内存控制器端口以及所述内存芯片端口供电；

10.一种内存访问桥接系统，其特征在于，所述内存访问桥接系统包括内存控制器、内存芯片以及如权利要求1至权利要求9中任意一项所述的内存访问桥接设备：

11.根据权利要求10所述的内存访问桥接系统，其特征在于，所述内存访问桥接系统包括一个内存控制器、多个内存访问桥接设备以及多个内存芯片；

12.根据权利要求10所述的内存访问桥接系统，其特征在于，在所述内存芯片为双通道内存芯片的情况下，每个所述内存芯片对应两个所述内存访问桥接设备，每个所述内存访问桥接设备对应所述内存芯片的一个数据通道。

13.一种内存访问桥接方法，其特征在于，应用于如权利要求1至权利要求9中任意一项所述的内存访问桥接设备，所述方法包括：