一种基于铁电场效应晶体管的多功能逻辑运算电路

本技术属于存算一体电路，涉及一种存算一体逻辑运算电路，尤其是涉及一种基于铁电场效应晶体管（ferroelectric field-effect transistor，fefet）的多功能逻辑运算电路。

背景技术：

1、传统的冯•诺依曼计算架构由于采用了存算分离的设计，因此存储器和运算器之间需要不断地进行数据传输和搬运。随着大数据时代的来临，数据量呈现指数型增长的趋势，在处理大规模数据时，频繁的数据传输和搬运在存储器和运算器之间形成了“内存墙（是指存储器容量有限或者传输带宽有限）”和“功耗墙（是指存储器和运算器之间不断地进行读写造成了极大的功耗）”，严重制约了系统能效和计算性能。为了突破此瓶颈，存内计算范式应运而生，其核心思想是将运算功能集成到存储单元中，从而减少数据移动。

2、用于存内计算的非易失性器件种类众多，如忆阻器、相变存储器、铁电场效应晶体管（fefet）等。铁电场效应晶体管（fefet）因其具有高开关比、低操作功耗、纳秒级操作速度，以及与标准cmos工艺良好的兼容性而备受关注。现有技术中，已有研究利用铁电场效应晶体管（fefet）构建存内计算单元。

3、ieee论文《fempim: a fefet-based multifunctional processing-in-memorycell》公开了一种基于fefet的多功能存内计算单元（简称fempim）。这种多功能存内计算单元通过利用两个fefet和两个cmos晶体管构建而成，其核心创新在于通过精巧的外部信号时序控制，使单一存内计算单元能够支持多种操作模式：在存储模式下，可以独立读写两个fefet；在计算模式下，能够执行or、and、nor、xor等多种基本逻辑运算；在tcam模式下，则可实现快速的内容搜索与匹配功能。这种多功能存内计算单元存在以下局限：

4、1. 该单元在实现部分逻辑功能时，或者说是在进行逻辑转变时，该单元的逻辑输出路径不能够统一实现，那么在实际应用时，就需要引入额外的电路或操作来接收来自不同逻辑输出路径的输出信号，这对于集成度较高的阵列来说，会很大程度上的增大资源开销。

5、2. 该单元的信号通路和操作模式由一组相对复杂的预设时序逻辑控制。这种设计虽然实现了多功能，但未能提供更精细、更灵活的控制机制在单元内部动态地改变fefet之间的电气连接关系。这种设计限制了该单元通过简单配置扩展出更多计算模式的能力，例如，要实现诸如蕴含（imp）逻辑这类需要分步的复杂逻辑运算时，这种设计会显得力不从心，从而在功能多样性和电路可扩展性上存在瓶颈。

6、综上所述，现有技术中利用铁电场效应晶体管（fefet）构建的存内计算单元，如fempim所代表的方案，虽然在功能集成度上取得了进展，但在逻辑输出路径统一性、硬件架构的功能可重构性方面存在明显不足。因此，研究一种逻辑输出路径统一，并且通过配置控制信号能够在单元内部动态重构电路连接拓扑，从而更灵活、更高效地实现更丰富的逻辑运算及非易失性三元内容寻址存储器（nv-tcam）功能的多功能逻辑运算电路，成为进一步提升存内计算效能的关键方向。

技术实现思路

1、本实用新型所要解决的技术问题是提供一种基于铁电场效应晶体管的多功能逻辑运算电路，其能够通过配置控制信号，在同一硬件结构中实现多种逻辑运算及非易失性三元内容寻址存储器（nv-tcam）功能，更能够从根本上实现逻辑输出路径的统一，并赋予电路硬件层面的内在可重构性，从而在提升功能多样性与灵活性的同时，显著降低了外围电路复杂度与系统功耗。

2、本实用新型解决上述技术问题所采用的技术方案为：一种基于铁电场效应晶体管的多功能逻辑运算电路，其包括：

3、第一电压输入端和第二电压输入端；

4、核心运算模块，其由第一铁电场效应晶体管、第二铁电场效应晶体管及可重构开关网络组成，其具有一个唯一的输出节点；所述第一铁电场效应晶体管和所述第二铁电场效应晶体管的栅极分别连接至所述第一电压输入端和所述第二电压输入端；所述可重构开关网络与所述第一铁电场效应晶体管和所述第二铁电场效应晶体管的源极和漏极相连，并包含至少三个受控开关器件；

5、所述核心运算模块被设置为：响应于多个控制信号，通过改变所述受控开关器件的通断状态，动态地改变所述第一铁电场效应晶体管和所述第二铁电场效应晶体管之间的电气连接关系，进而基于不同的电气连接关系及所述第一铁电场效应晶体管和所述第二铁电场效应晶体管的阈值电压状态，使所述输出节点上产生表征不同的逻辑运算或数据匹配结果的电压；

6、结果输出端，其连接至所述输出节点。

7、进一步限定，该电路还包括第一控制端、第二控制端、第三控制端、第四控制端、第五控制端、第六控制端，所述受控开关器件为第一nmos管、第二nmos管、第三nmos管；所述第一nmos管的栅极连接至所述第二控制端、源极连接至所述第一控制端，所述第二nmos管的栅极连接至所述第三控制端，所述第三nmos管的栅极连接至所述第四控制端、漏极连接至所述第五控制端，通过所述第二控制端、所述第三控制端和所述第四控制端接收的控制信号对应改变所述第一nmos管、所述第二nmos管和所述第三nmos管的通断状态；所述第一铁电场效应晶体管的源极连接至所述第二nmos管的漏极、漏极连接至所述第六控制端，所述第二铁电场效应晶体管的源极连接至所述第一nmos管的漏极和所述第二nmos管的源极、漏极连接至所述第三nmos管的源极；所述输出节点即为所述第一控制端。

8、优选地，所述电气连接关系至少有以下两种：

9、第一电气连接关系下，所述第一nmos管、所述第二nmos管和所述第三nmos管均为导通状态，此时所述第一铁电场效应晶体管和所述第二铁电场效应晶体管的源极通过导通的所述第二nmos管相互连接，构成由所述第一铁电场效应晶体管和所述第二铁电场效应晶体管共同控制的并联放电路径；

10、第二电气连接关系下，包含两种子状态：

11、第一子状态下，所述第一nmos管和所述第二nmos管均为导通状态，所述第三nmos管为关断状态，此时构成由所述第一铁电场效应晶体管控制的独立放电路径；

12、第二子状态下，所述第一nmos管和所述第三nmos管均为导通状态，所述第二nmos管为关断状态，此时构成由所述第二铁电场效应晶体管控制的独立上拉路径。

13、优选地，所述核心运算模块被配置为用于执行或非逻辑运算：通过建立并维持所述第一电气连接关系，并基于所述第一铁电场效应晶体管和所述第二铁电场效应晶体管的阈值电压状态，在所述第一控制端上产生表征或非逻辑运算结果的电压；

14、其中，所述第一电压输入端和所述第二电压输入端被配置为接收低电平，所述第五控制端和所述第六控制端被配置为接收相同的低电平参考电位；

15、所述第二控制端被配置为具有预充电和求值两种工作模式；在预充电工作模式下，所述第二控制端被配置为低电平控制信号，所述第一控制端预充电至读取电压；在求值工作模式下，所述第二控制端、所述第三控制端和所述第四控制端被配置为接收高电平控制信号，以建立并维持所述第一电气连接关系。

16、进一步限定，所述或非逻辑运算结果的电压表征关系被配置为：当所述第一铁电场效应晶体管和所述第二铁电场效应晶体管中至少一个处于低阈值电压状态时，所述第一控制端上的电压表征所述或非逻辑运算结果为逻辑‘0’；当所述第一铁电场效应晶体管和所述第二铁电场效应晶体管均处于高阈值电压状态时，所述第一控制端上的电压表征所述或非逻辑运算结果为逻辑‘1’。

17、优选地，所述核心运算模块被配置为用于执行逻辑信号a蕴含逻辑信号b的蕴含逻辑运算，即(not a) or b ：通过建立并维持所述第二电气连接关系下的第一子状态，并基于所述第一铁电场效应晶体管的阈值电压状态，在所述第一控制端上产生表征对应于nota的中间结果的电压；通过建立并维持所述第二电气连接关系下的第二子状态，并基于所述中间结果和所述第二铁电场效应晶体管的阈值电压状态，在所述第一控制端上产生表征蕴含逻辑运算结果的电压；

18、其中，所述第一电压输入端和所述第二电压输入端被配置为接收低电平，所述第五控制端被配置为接收高电平参考电位，所述第六控制端被配置为接收低电平参考电位；

19、所述第二控制端被配置为具有预充电和求值两种工作模式；在预充电工作模式下，所述第二控制端被配置为低电平控制信号，所述第一控制端预充电至读取电压；在求值工作模式下，所述第二控制端被配置为接收高电平控制信号，所述第三控制端和所述第四控制端被配置为接收不同的控制信号组合，以分别建立并维持所述第一子状态和所述第二子状态。

20、进一步限定，所述逻辑信号a通过所述第一铁电场效应晶体管的阈值电压状态存储，所述逻辑信号b通过所述第二铁电场效应晶体管的阈值电压状态存储；

21、所述中间结果的电压表征关系被配置为：当所述逻辑信号a为逻辑信号‘1’，所述第一铁电场效应晶体管处于低阈值电压状态时，所述第一控制端上的电压表征所述中间结果为逻辑‘0’；当所述逻辑信号a为逻辑信号‘0’，所述第一铁电场效应晶体管处于高阈值电压状态时，所述第一控制端上的电压表征所述中间结果为逻辑‘1’；

22、所述蕴含逻辑运算结果的电压表征关系被配置为：当所述中间结果为逻辑‘1’，所述第二铁电场效应晶体管处于高阈值电压状态或低阈值电压状态时，所述第一控制端上的电压表征所述蕴含逻辑运算结果均为逻辑‘1’；当所述中间结果为逻辑‘0’，且所述逻辑信号b为逻辑信号‘1’，所述第二铁电场效应晶体管处于低阈值电压状态时，所述第一控制端上的电压表征所述蕴含逻辑运算结果为逻辑‘1’；当所述中间结果为逻辑‘0’，且所述逻辑信号b为逻辑信号‘0’，所述第二铁电场效应晶体管处于高阈值电压状态时，所述第一控制端上的电压表征所述蕴含逻辑运算结果为逻辑‘0’；

23、所述第三控制端和所述第四控制端被配置为对应接收高电平控制信号和低电平控制信号，以建立并维持所述第一子状态；

24、所述第三控制端和所述第四控制端被配置为对应接收低电平控制信号和高电平控制信号，以建立并维持所述第二子状态。

25、优选地，所述核心运算模块被配置为用于实现非易失性三元内容寻址存储器功能获得数据匹配结果，包括数据存储、数据搜索和数据匹配；

26、所述第一铁电场效应晶体管和所述第二铁电场效应晶体管的阈值电压状态组合，被配置为非易失性存储三元数据，实现所述数据存储，其中，三元数据包含逻辑数据‘0’、‘1’和‘x’；

27、所述数据搜索时，所述第一电压输入端和所述第二电压输入端被配置为接收低电平，所述第五控制端和所述第六控制端被配置为接收低电平参考电位；所述第二控制端被配置为具有预充电和搜索使能两种工作模式；在预充电工作模式下，所述第二控制端被配置为低电平控制信号，所述第一控制端预充电至读取电压；在搜索使能工作模式下，所述第二控制端被配置为接收高电平控制信号，所述第三控制端和所述第四控制端被配置为接收与待搜索的逻辑数据对应的电平组合，以建立并维持所述数据搜索所需的所述第一子状态或所述第二子状态；

28、所述第一控制端的电压响应被配置为用于判断搜索的逻辑数据与存储的逻辑数据是否匹配，实现所述数据匹配。

29、进一步限定，所述第一铁电场效应晶体管和所述第二铁电场效应晶体管的阈值电压状态组合被配置为：当存储逻辑数据‘0’时，所述第一铁电场效应晶体管处于低阈值电压状态，所述第二铁电场效应晶体管处于高阈值电压状态；当存储逻辑数据‘1’时，所述第一铁电场效应晶体管处于高阈值电压状态，所述第二铁电场效应晶体管处于低阈值电压状态；当存储逻辑数据‘x’时，所述第一铁电场效应晶体管和所述第二铁电场效应晶体管均处于高阈值电压状态。

30、进一步限定，所述第三控制端和所述第四控制端被配置的电平组合为：当搜索逻辑数据‘0’时，所述第三控制端被配置为接收低电平控制信号，所述第四控制端被配置为接收高电平控制信号；当搜索逻辑数据‘1’时，所述第三控制端被配置为接收高电平控制信号，所述第四控制端被配置为接收低电平控制信号；

31、所述第一控制端的电压响应为：当搜索的逻辑数据与存储的逻辑数据匹配时，所述第一控制端维持高电平状态；当搜索的逻辑数据与存储的逻辑数据不匹配时，所述第一控制端呈现低电平状态。

32、与现有技术相比，本实用新型的优点在于：

33、1）本实用新型通过将结果输出端固定连接至核心运算模块唯一的输出节点（如第一控制端），从根本上解决了现有技术中逻辑输出路径不能够统一实现的技术问题。无论电路被配置为何种逻辑功能（如nor或imp）或工作模式（如nv-tcam搜索），其最终结果均从该单一、固定的物理节点输出。这消除了现有技术中因逻辑输出路径不统一而必需的额外信号选通或接收电路，极大地简化了外围电路设计，降低了集成阵列的资源开销和复杂性。

34、2）本实用新型通过引入包含至少三个受控开关器件的可重构开关网络，并使其响应于多个控制信号来动态地改变两个fefet之间的电气连接关系，从而实现了硬件层面的内在可重构性。这直接克服了现有技术中依赖复杂的预设时序逻辑控制而导致的架构僵化问题。具体表现为：本实用新型通过简单地改变控制信号的组合，同一硬件电路即可在并联放电路径（如第一电气连接关系）与独立控制路径（如第二电气连接关系）等不同模式间灵活切换，从而高效支持从基本布尔逻辑（如nor）到需要分步操作的复杂逻辑（如imp）等多种计算范式，突破了现有技术在功能多样性和灵活性上的瓶颈。

35、3）该电路的对称结构与可重构特性，使其自然地集成了构建非易失性三元内容寻址存储器（nv-tcam）所需的全部硬件要素。通过动态配置电气连接关系，该电路能够实现搜索不同逻辑数据，成功地将应用范围从通用逻辑运算拓展至高性能存内搜索领域，显著提升了存内计算架构的功能密度和能效。

36、4）本实用新型在实现强大可重构功能的同时，保持了电路结构的简洁性，并充分利用了fefet的非易失性存储特性以降低静态功耗。由于其与标准cmos工艺的良好兼容性，该电路非常适合于高密度、大规模集成，为突破“内存墙”和“功耗墙”提供了切实可行的电路级解决方案。