可测试芯片内置电路和测试方法、设备及介质与流程

本技术涉及数字电路，尤其涉及一种可测试芯片内置电路和测试方法、设备及介质。

背景技术：

1、芯片可测试性设计（design for testability，dft）中扫描寄存器复位端的精准控制是确保芯片制造缺陷被有效检测及测试流程稳定运行的关键。然而，芯片内部通常包含海量带有复位功能的寄存器，其引脚电平状态直接影响扫描链的通路完整性，对复位端的电平状态进行灵活且准确的控制，以保障逻辑故障测试的高覆盖率的难度不断增大，可能出现扫描链无法正确移位或捕获数据导致测试结果整体错误的情况。

2、目前，传统的可测试芯片电路设计通常通过分配专用的芯片io端口从外部输入复位控制信号，或在内部组合逻辑中通过数据选择器在功能模式与测试模式之间进行切换，并在测试模式下通过链上扫描单元动态控制待测复位端，以实现保障扫描测试通路不断链的目的。然而，这种结构不仅增加了有限管脚资源的开销，难以兼顾通路的连通性与复位端的故障可测性，而且缺乏容错能力，一旦内部测试电路发生故障，容易导致测试覆盖率降低甚至整个测试流程瘫痪。因此，如何设计一种兼顾高测试覆盖率与抗故障冗余能力的可测试芯片内置电路，以保障可测试芯片的测试流程安全可靠仍然是业内亟待解决的一个难题。

技术实现思路

1、本技术实施例的主要目的在于提出一种可测试芯片内置电路和测试方法、设备及介质，旨在设计一种兼顾高测试覆盖率与抗故障冗余能力的可测试芯片内置电路，以保障可测试芯片的测试流程安全可靠。

2、为实现上述目的，本技术实施例的第一方面提出了一种可测试芯片内置电路，包括：

3、复位总控模式块，包括扫描使能信号端、可配置寄存器单元以及第一或门；其中，所述扫描使能信号端用于接收扫描使能信号，所述可配置寄存器单元包括配置输入端与配置输出端，所述扫描使能信号端与所述配置输出端共同接入所述第一或门的输入侧，所述第一或门的输出侧用于输出总控复位控制信号；

4、链上控制模式块，包括第一链上寄存器单元、数据选择器、测试信号端以及功能复位端；其中，所述第一链上寄存器单元包括第一功能数据输入端、第一扫描输入端、第一模式选择端以及链上输出端，所述第一模式选择端用于接收所述扫描使能信号，所述功能复位端与所述链上输出端共同连接于所述数据选择器的输入侧，所述测试信号端连接于所述数据选择器的数据选择端，所述数据选择器的输出侧用于输出链上复位控制信号；

5、第二或门，所述第一或门的输出侧与所述数据选择器的输出侧共同接入所述第二或门的输入侧；

6、待测寄存器单元，包括第二扫描输入端、第二模式选择端以及待测复位端，所述第二扫描输入端用于接入扫描链，所述第二模式选择端用于接收所述扫描使能信号，所述待测复位端连接于所述第二或门的输出侧。

7、在一些实施例，所述链上输出端与所述第一功能数据输入端相连。

8、在一些实施例，所述待测寄存器单元为多个，多个所述待测寄存器单元各自的待测复位端共同连接于所述第二或门的输出侧。

9、本技术实施例提供的一种可测试芯片内置电路，至少具有如下有益效果：通过采用链上控制模式块和复位总控模式块协同工作，并经由第二或门汇聚后连接至待测复位端，可以有效地利用已有扫描链动态输送测试信号以灵活控制复位电平，并利用总控模式提供静态安全钳位的兜底机制，有效解决了传统设计中依赖外部专用io端口导致占用有限管脚资源，以及采用单一内部恒定钳位导致牺牲复位端本体故障可测性的问题，还解决了单向测试电路在自身发生故障时缺乏抗故障冗余能力，容易引发芯片整体扫描测试流程瘫痪的问题，提高了扫描寄存器复位端测试的覆盖率以及芯片整体测试流程的安全性和可靠性。

10、为实现上述目的，本技术实施例的第二方面提出了一种可测试芯片的测试方法，应用于上述的可测试芯片内置电路，所述可测试芯片内置电路包括扫描链、挂接于所述扫描链的第一链上寄存器单元以及挂接于所述扫描链的待测寄存器单元，包括：

11、获取扫描使能信号、芯片测试指示信号以及功能复位信号；

12、将所述扫描使能信号与可配置寄存器单元输出的配置信号进行或逻辑运算，得到总控复位控制信号；

13、根据所述芯片测试指示信号，数据选择器在所述功能复位信号与所述第一链上寄存器单元的链上输出之间进行选通，得到链上复位控制信号；其中，所述第一链上寄存器单元在扫描移位阶段经所述扫描链载入芯片测试数据，所述链上输出用于表征所述芯片测试数据；

14、将所述总控复位控制信号与所述链上复位控制信号进行或逻辑运算，得到待测复位控制信号；

15、基于所述待测复位控制信号，控制待测寄存器单元的待测复位端。

16、在一些实施例，所述将所述扫描使能信号与可配置寄存器单元输出的配置信号进行或逻辑运算，得到总控复位控制信号，还包括：

17、响应于所述配置信号处于有效电平，将所述总控复位控制信号确定为有效电平；

18、所述将所述总控复位控制信号与所述链上复位控制信号进行或逻辑运算，得到待测复位控制信号，包括：

19、响应于所述总控复位控制信号处于有效电平，将所述待测复位控制信号钳位于有效电平，以使所述待测复位端保持复位无效状态。

20、在一些实施例，所述将所述扫描使能信号与可配置寄存器单元输出的配置信号进行或逻辑运算，得到总控复位控制信号，包括：

21、响应于所述扫描使能信号处于有效电平，将所述总控复位控制信号确定为有效电平，并将所述第一链上寄存器单元和所述待测寄存器单元切换为扫描通路模式；其中，所述扫描通路模式用于表征寄存器单元与所述扫描链连通，且能够接收并传输所述扫描链所传输数据；

22、所述将所述总控复位控制信号与所述链上复位控制信号进行或逻辑运算，得到待测复位控制信号，包括：

23、响应于所述总控复位控制信号处于有效电平，对所述待测复位控制信号进行钳位操作，以使所述待测寄存器单元的待测复位端处于复位无效状态。

24、在一些实施例，所述将所述扫描使能信号与可配置寄存器单元输出的配置信号进行或逻辑运算，得到总控复位控制信号，还包括：

25、响应于所述扫描使能信号处于无效电平且所述配置信号处于无效电平，将所述总控复位控制信号确定为无效电平；

26、所述将所述总控复位控制信号与所述链上复位控制信号进行或逻辑运算，得到待测复位控制信号，包括：

27、响应于所述总控复位控制信号处于无效电平，将所述链上复位控制信号确定为所述待测复位控制信号，以使所述待测复位端的复位状态由所述芯片测试数据确定。

28、在一些实施例，所述第一链上寄存器单元还包括第一功能数据输入端，所述第一链上寄存器单元的链上输出端与所述第一功能数据输入端相连；

29、所述将所述链上复位控制信号确定为所述待测复位控制信号，包括：

30、响应于所述扫描使能信号处于无效电平，将所述链上输出端输出的所述芯片测试数据经所述第一功能数据输入端回输至所述第一链上寄存器单元，以保持所述链上输出端输出的所述芯片测试数据不变；

31、基于保持不变的所述芯片测试数据，将所述链上复位控制信号钳位于所述芯片测试数据对应的电平。

32、本技术实施例提供的一种可测试芯片的测试方法，应用于上述的可测试芯片内置电路，所述可测试芯片内置电路包括扫描链、挂接于所述扫描链的第一链上寄存器单元以及挂接于所述扫描链的待测寄存器单元，至少具有如下有益效果：首先，获取扫描使能信号、芯片测试指示信号以及功能复位信号，并将所述扫描使能信号与可配置寄存器单元输出的配置信号进行或逻辑运算，得到总控复位控制信号，能够为芯片的测试流程建立全局静态的安全钳位与容错兜底机制，为后续应对内部电路潜在故障提供基础安全保障；其次，根据所述芯片测试指示信号，数据选择器在所述功能复位信号与所述第一链上寄存器单元的链上输出之间进行选通，得到链上复位控制信号，能够复用扫描链网络在扫描移位阶段载入测试数据动态地向内部输送复位测试激励，无需依赖额外的专用芯片io端口，在节省管脚资源的同时实现了对复位逻辑的灵活可测；最终，将所述总控复位控制信号与所述链上复位控制信号进行或逻辑运算，得到待测复位控制信号，并基于该待测复位控制信号控制待测寄存器单元的待测复位端，能够在真正下发控制指令时，实现全局安全总控与链上灵活调节的有效结合，及时避免单纯依赖链上测试逻辑发生故障而引发的芯片整体扫描测试瘫痪问题，兼顾了高测试覆盖率与抗故障冗余能力，从而保障了可测试芯片测试流程的安全可靠。

33、为实现上述目的，本技术实施例的第三方面提出了一种电子设备，所述电子设备包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述第二方面所述的方法。

34、为实现上述目的，本技术实施例的第四方面提出了一种存储介质，所述存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述第二方面的方法。